TUGAS UTS AHMAD IMAM BARDANI 1500022008 MUHAMAD FADLAN 1500022009 SIGIT RAHMAT SASONGKO 1500022029

1. RINGKASAN ARTIKEL IMPLEMENTASI FPGA KOMPLEKS
IEEE 754 PEMBAGI YANG EFISIEN DAN LUAS
Muhamad Fadlan 15000220091)
, Ahmad Imam Bardani15000220082)
, Sigir R Sasongko15000220293
),
Prodi/Jurusan S1 Teknik Eelektro Universitas Ahmad Dahlan
Jln. Kapas 9, Samaki Umbulharjo, Yogyakarta
1)
Fadlanchand95@gmail.com, 2)
Imambardai88@gmail.com
2)
Universitas Ahmad Dahlan
Jln. Kapas 9, Samaki Umbulharjo
Abstrak
Algoritma divisi kurang sering digunakan tidak seperti operasi aritmatika lainnya. Tetapi itu
tidak dapat dihindari dalam beberapa sistem untuk dicapai beberapa fungsi. Pembagian bilangan
kompleks memiliki aplikasi di bidang seperti telekomunikasi, sistem gelombang mikro,
pemrosesan sinyal, GPS dll. Pekerjaan ini mengusulkan metode area-efisien untuk implementasi
pembagi kompleks pada FPGA. Itu operan direpresentasikan dalam format floating point presisi
tunggal (IEEE754). Metode baru yang disebut teknik reuse modul adalah digunakan untuk
mengurangi pemanfaatan perangkat pada FPGA.
1. Perkenalan
Dibandingkan dengan operasi aritmatika
seperti penjumlahan, pengurangan dan perkalian,
divisi aritmatika jarang digunakan. Ini karena
kompleksitas inheren dari modul pembagi. Ukuran
modul pembagi lebih banyak dan dibutuhkan lebih
banyak waktu untuk penyelesaian tidak seperti
operasi aritmatika lainnya. Karena ini, sebagian besar
arsitektur hindari penggunaan modul pembagi.
2. Pekerjaan Sebelumnya
Mengusulkan sebuah algoritma yang
menghasilkan hasil bagi kompleks dari + ib dibagi
dengan c + id, yang menghindari aritmatika
melimpah atau melimpah. Itu dimodifikasi untuk
membuatnya lebih kuat dengan adanya underflows.
Algoritme bekerja untuk hampir semua masalah di
mana pembilang, penyebut, dan kecerdasan dapat
direpresentasikan sebagai normal
angka floating point mengembalikan jawaban yang
hampir akurat. Divisi SRT adalah algoritma
pembagian yang sederhana. Algoritma yang
diimplementasikan secara luas ini menggunakan
kekambuhan digit metode. Pengurangan digunakan
sebagai operator fundamental dan memensiunkan
sejumlah bit hasil bagi di masing-masingnya
perulangan
3. Usulan Desain
i) Modul perkalian dan penyebut kalkulator
ii) Modul normalisasi
iii) Exception Handler
iv) Perhitungan Komputasi
v) Final Quotient Computation Module
4. Implementasi FPGA dan Hasil Simulasi
4.1. Implementasi FPGA
Untuk memahami efektivitas arsitektur divisi
kompleks yang diusulkan, desain diimplementasikan
Keluarga Xilinx Artix-7 dan Virtex-5 FPGA. FPGA
dapat diamati dengan Verilog sebagai entri desain.
Gaya desain yang digunakan adalah pemodelan
struktural. Golub multiplier, denominator calculator,
floating point divider, unit normalisasi, multiplexer
pengendali exception dan demultiplexer

2. diimplementasikan secara individual. Unit-unit ini
dipetakan pada tingkat yang lebih tinggi.
4.2. Hasil Simulasi
Simulasi perilaku dilakukan sebelum implementasi
FPGA untuk memeriksa fungsionalitas rangkaian.
Setelah fase implementasi yang berbeda, yaitu,
menerjemahkan, memetakan, dan menempatkan &
rute, simulasi rute pos dilakukan untuk mengamati
kinerja arsitektur yang tepat.
Kesimpulan
Sebuah pembagi kompleks IEEE754
diimplementasikan pada keluarga Artix-7 dan Virtex-
5 FPGA menggunakan tampilan atas meja
pendekatan. Arsitektur dibuat efisien-daerah dengan
teknik baru yang disebut modul reuse. Perbandingan
dari arsitektur asli dan arsitektur yang dimodifikasi
menggunakan penggunaan kembali modul dilakukan
pada kedua keluarga. Papan Virtex-5 memiliki
pemanfaatan perangkat sedikit lebih tinggi
dibandingkan dengan keluarga Artix-7 dalam kedua
kasus. Hasilnya menunjukkan bahwa ada seorang
pengurangan yang signifikan dalam pemanfaatan
perangkat dengan biaya peningkatan waktu
komputasi ketika modul digunakan kembali teknik
digunakan. Mengurangi waktu komputasi tanpa
peningkatan area lebih lanjut dapat dianggap sebagai
masa depan
ruang lingkup pekerjaan ini. Juga, pembagi kompleks
toleran kesalahan juga dapat dirancang dengan
sedikit modifikasi di arsitektur asli.