Telkomnika fpga implementation of area efficient ieee 754 complex

1. TELKOMNIKA, Vol.13, No.2, June 2015, pp. 125~132
ISSN: 1693-6930, accredited A by DIKTI, Decree No: 58/DIKTI/Kep/2013
DOI: 10.12928/TELKOMNIKA.v13i2.xxxx  281
Received February 23, 2014; Revised May 29, 2014; Accepted June 12, 2014
FPGA Implementation of Area-Efficient IEEE 754 Complex
Divider
Andrean Syah A 1500022019, Ari Widodo 1500022042
UNIVERSITAS AHMAD DAHLAN
YOGYAKARTA
e-mail: andrean1500022019@webmail.uad.ac.id , arie.widodo1996@gmail.com
1. Introduction
Sebuah pembagi kompleks adalah modul yang mengambil dua bilangan kompleks sebagai
pembilang dan penyebut input dan menghasilkan bilangan kompleks lain pada output quotient -
nya. Sejumlah kompleks adalah nomor yang terdiri dari bagian nyata dan bagian imajiner. Divisi
bilangan kompleks telah mendapat banyak aplikasi di bidang-bidang seperti pemrosesan sinyal,
telekomunikasi, teori kontrol, sistem microwave dll pembagi kompleks yang dapat digunakan
dalam sistem berbasis FPGA yang menggunakan presisi tunggal floating point representasi
diusulkan dalam makalah ini.
FPGA membantu dalam memecahkan masalah yang berbeda terkait dengan keandalan dan
ketersediaan proses karena kemampuan konfigurasi ulang nya. Sebuah teknik modul reuse
digunakan untuk mengurangi ukuran total dari pembagi pada biaya meningkat waktu quotient
perhitungan dan sinyal kontrol ekstra.
2. Previous Works
divisi SRT adalah algoritma pembagian yang sederhana. Algoritma ini diterapkan secara luas
menggunakan metode digit kekambuhan. Pengurangan digunakan sebagai operator mendasar
dan pensiun tetap jumlah quotient bit dalam setiap iterasi. Dalam [3], efek dari arsitektur pembagi
dan keluarga sirkuit pada kinerja dan daerah dianalisis untuk pembagi radix-2 dan radix-4 SRT.
[4] diverifikasi kebenaran SRT sirkuit divisi mirip dengan salah satu di Processor Intel Pentium.
Teknik yang digunakan untuk radix tinggi divisi kompleks yang diusulkan oleh [5] berdasarkan
operan prescaling dan digit kekambuhan, yang membuat pemilihan digit quotient sederhana dan
menyebabkan implementasi perangkat keras sederhana, dan memungkinkan pembulatan benar
quotient kompleks. [6] dijelaskan versi asli dari divisi SRT sebagai sistem dinamik.
3. Proposed Design
Kompleks Divider menggunakan Look Up Table Pendekatan
Modul divisi kompleks diusulkan untuk floating point berisi modul yang berbeda seperti yang
ditunjukkan pada Gambar 1. Modul adalah modul multiplier, modul normalisasi, kecuali handler,
eksponen kalkulator, pemilihan quotient melihat ke atas meja dan akhir modul quotient
perhitungan.
i) modul Perkalian dan Penyebut kalkulator
Modul ini digunakan untuk memperbanyak konjugat kompleks dari penyebut dengan kedua
pembilang dan penyebut. modul menghasilkan tiga output yang pembilang untuk bagian nyata,
pembilang untuk bagian imajiner, denominator umum untuk kedua bagian, yang semuanya
adalah bilangan real. Untuk dua bilangan kompleks dengan = + dan = +,
ii) Normalisasi modul
Normalisasi ituxreal,ximag dan untuk nreal,nimag dan ndenag dilakukan sehingga 1<_
nreal,nimag ndeno <_2. Setelah normalisasi, operasi pembagian yang sebenarnya dilakukan
secara real dan imajiner modul secara terpisah.
iii) Exception Handler
Modul ini menangani pengecualian yang unit divisi floating point tidak bisa menangani. Situasi
semacam ini muncul ketika pembilang dari bagian nyata, pembilang dari bagian imajiner atau
penyebut adalah 0.
iv) Quotient Komputasi
Modul quotient perhitungan memiliki gerbang XOR, eksponen kalkulator dan pilihan quotient
melihat ke atas meja. Gerbang XOR langsung menghitung bit tanda quotient mengambil tanda
bit pembilang dan penyebut sebagai inputnya.
v) Akhir Quotient Perhitungan Modul
Modul ini mengambil output dari modul hasil bagi perhitungan pertama. Nilai eksponen dihitung
dikalikan dengan output dari melihat ke atas meja. Bit tanda hanya sedikit, dihitung dengan
menggunakan gerbang XOR, yang mengambil tanda bit dividen dan pembagi sebagai input.

2.  ISSN: 1693-6930
TELKOMNIKA Vol. 13, No. 2, June 2015 : 125 – 132
282
4. FPGA Implementation and Simulation Results
4.1. FPGA Implementation
FPGA dapat diamati dengan Verilog sebagai entri desain. gaya desain yang digunakan adalah
pemodelan struktural. Golub ini multiplier, denominator kalkulator, floating point pembagi, Unit
normalisasi, kecuali handler multiplexer dan demultiplexers diimplementasikan secara individual.
Unit-unit ini pelabuhan dipetakan di tingkat yang lebih tinggi. Di antaranya, Golub ini multiplier,
denominator kalkulator, floating point modul pembagi telah floating point penambah dan
penambah biner hierarkis yang disebut di dalamnya.
4.2. Hasil simulasi
simulasi perilaku dilakukan sebelum pelaksanaan FPGA untuk memeriksa fungsi dari sirkuit.
Setelah fase yang berbeda dari pelaksanaan, yaitu, menerjemahkan, peta, dan tempat & rute,
simulasi pasca rute dilakukan untuk mengamati kinerja yang tepat arsitektur. Simulasi pasca-rute
adalah emulasi terdekat untuk benar-benar men-download desain untuk perangkat.
5. Kesimpulan
Sebuah IEEE754 kompleks pembagi diimplementasikan pada Artix-7 dan keluarga Virtex-5
FPGA menggunakan mencari pendekatan meja. arsitektur dibuat daerah-efisien dengan teknik
baru yang disebut modul reuse. Perbandingan arsitektur asli dan arsitektur dimodifikasi
menggunakan reuse modul dilakukan pada kedua keluarga. Virtex-5 papan memiliki
pemanfaatan perangkat sedikit tinggi dibandingkan dengan Artix-7 keluarga dalam kedua kasus.
Hasil penelitian menunjukkan bahwa ada penurunan yang signifikan dalam pemanfaatan
perangkat pada biaya meningkat waktu komputasi ketika teknik modul reuse digunakan.
Mengurangi waktu komputasi tanpa peningkatan lebih lanjut di daerah dapat dianggap sebagai
ruang lingkup masa depan pekerjaan ini. Juga, pembagi toleran kompleks juga dapat dirancang
dengan sedikit modifikasi dalam arsitektur aslinya.