Dibandingkan dengan operasi aritmatika biasa, divisi aritmtika ini jarang digunakan karena kompleksitas dari modul pembagi. Modul pembagi lebih banyak dan membutuhkan waktu yang banyak untuk diselesaikan disebabkan arsitektur menghindari penggunaan modul pembagi. Akan tetapi beberapa sistem memerlukan modul pembagi supaya sistem yang di bangun fungsional. Oleh karena itu desain pembagi cukup penting dalam kinerja sistem.

1. Tugas Sistem Embedded
Ujian Tengah SemesterKelas A
Ringkasan Artikel tanggal 23 April 2018
Ringkasan Artikel Implementasi FPGA Pembatas Kompleks
IEEE 754 yang Efisien
Jihad Rahmawan, Ilhamsyah Muhammad Nurdin, Yogo Paranto Aji
Universitas Ahmad Dahlan
Jl. Prof. Dr. Soepomo, S.H., Janturan, Warungboto, Umbulharjo, Yogyakarta, telp: (0274)
563515
e-mail: jihad1500022005@gmail.uac.ac.id , Ilhamsyah.mn97@gmail.com , yogo1500022012@gmail.uad.ac.id
1. Pendahuluan
Dibandingkan dengan operasi aritmatika biasa, divisi aritmtika ini jarang
digunakan karena kompleksitas dari modul pembagi. Modul pembagi lebih banyak
dan membutuhkan waktu yang banyak untuk diselesaikan disebabkan arsitektur
menghindari penggunaan modul pembagi. Akan tetapi beberapa sistem
memerlukan modul pembagi supaya sistem yang di bangun fungsional. Oleh
karena itu desain pembagi cukup penting dalam kinerja sistem.
Pembagi kompleks merupakan modul yang mengambil dua bilangan kompleks
sebagai input pembilang dan penyebut dan menghasilkan bilangan kompleks
lainnya. Aplikasi Pembagian bilangan kompleks terdapat pada banyakbidang
seperti pemrosesan sinyal, telekomunikasi dll. Pembatasan pembagi komplkes
pada FPGA menggunakan representasi floating point. FPGA membantu dalam
memecagkan masalah yang berbeda karena kemampuan reoknfigurasi. Dengan
tenik reuse akan mengurangi ukuran toal dari pembagi biaya peningkatan waktu
dan sinyal control (Varghese, Pradeep, Eapen, & Radhakrishnan, 2016).
2. PreviousWorks
Ketika algoritma yang mneghasilkan hasil bagi antara a+ib dengan c+id
mengalami underflow, maka akan dimodifikasi sehingga tidak mengalaminya. Dari
modifikasi tersebut di gunakan Divisi SRT yang merupakan algoritma pembagian
yang sederhana. Pengurangan digunakan sebagai operator dan tidak
menggunakan sejumlah bit hasil bagi. Dalam arsitektur pembagian dan sirkuit
lainpada kinerja dianalisisi untuk radix-2 dan radix-4 SRT pembagi. Verifikasi sirkuit
divisi ini mirip dengan intel prosesor Pentium.
3. Usulan Desain
1.1.Pembagi Kompleks menggunakan Look Up Table Approach
Modul pembagi ini berisi modul pengali, modul normalisasi, pengendali
pengecualian, eksponen kalkulator, seleksi selisih melihat ke atas meja dan
modul perhitungan quotient terakhir.

2. Tugas Sistem Embedded
Ujian Tengah Semester Kelas A
Ringkasan Artikel tanggal 23 April 2018
1.2.Pembagi Kompleks menggunakan Look Up Table Approach
Untuk divisi titik apung pada bagian nyata dan bagian imaginer dari
arsitektur divisi kmpleks modul redundan. Konsep redundansi waktu digunakan
untuk menghilangkan penggunaan salah satu divisi floating point unit untuk
mengurangi area keseluruhan dari modul divisi yang kompleks akan tetapi
pengurangan daerah dating dengan biaya peningkatan total waktu yag
diperlukan. Untuk menghitung hasil akhir.
Karena unit divisi floating point adalah unit yang mengambil porsi
utama dari total area, pengurangan dalam luas total cukup besar. Area yang
diambil oleh multiplexer dan demultiplexer yang diperlukan untuk berpindah
antar operasi pembagian pada bagian-bagian nyata dan imajiner sangat kecil
dibandingkan dengan luas satu titik mengambang unit divisi.
4. Implementasi FPGAdanHasil Simulasi
Untuk memahami efektivitas arsitektur divisi kompleks yang diusulkan, desain
diimplementasikan Keluarga Xilinx Artix-7 dan Virtex-5 FPGA. Implementasi FPGA
dilakuka menggunakan ISE versi 14.5 dan disintesis untuk perangkat Artix-7
xc7a100t-2csg324 dan Virtex-5 xc5vlx110t-2ff1136.
4.1 Hasil simulasi
Setelah fase implementasi yang berbeda, yaitu, menerjemahkan, memetakan,
dan menempatkan & rute, simulasi rute pos dilakukan untuk mengamati
kinerja arsitektur yang tepat. Simulasi pasca-rute adalah emulasi paling dekat
dengan sebenarnya mengunduh desain ke perangkat. Hal ini dilakukan untuk
memeriksa apakah desain memenuhi persyaratan waktu yang sebenarnya
diharapkan atau tidak.
5. Kesimpulan
Hasilnya menunjukkan bahwa ada pengurangan yang signifikan dalam
pemanfaatan perangkat dengan biaya peningkatan waktu komputasi ketika modul
digunakan kembali teknik digunakan. Mengurangi waktu komputasi tanpa
peningkatan area lebih lanjut dapat dianggap sebagai masa depan ruang lingkup
pekerjaan ini. Juga, pembagi kompleks yang toleran kesalahan juga dapat
dirancang dengan sedikit modifikasi dalam arsitektur asli.
Referensi
1 Template TELKOMNIKA Jun’15 (1). (n.d.).
Varghese, A. A., Pradeep, C., Eapen, M. E., & Radhakrishnan, R. (2016). FPGA Implementation of
Area-Efficient IEEE 754 Complex Divider. Procedia Technology, 24, 1120–1126.
https://doi.org/10.1016/j.protcy.2016.05.245