Tugas Sistem Embeded pengganti UTS

1. Ringkasan Artikel Implementasi FPGA pada Area-Efisien
Pembagi Kompleks IEEE 754
Anila Ann Varghesea*, Pradeep C.b, Madhuri Elsa Eapenc, R. Radhakrishnand
a b cDepartemen Elektronika dan Komunikasi, SAINTGITS College of Engineering, Kottayam, India,
686532
dDepartemen Elektronika dan Komunikasi, Vidhya Mandhir Institute of Technology, Erode, India,
638052
Alamat e-mail: anilaann7@gmail.com
Abstrak
Algoritma divisi yang kurang sering digunakan tidak seperti operasi aritmatika lainnya. Tetapi itu tidak
dapat dihindari dalam beberapa sistem untuk mencapai beberapa fungsi. Pembagian bilangan
kompleks memiliki aplikasi di bidang seperti telekomunikasi, sistem gelombang mikro, pemrosesan
sinyal, GPS dll. Pekerjaan ini mengusulkan metode area-efisien untuk implementasi pembagi
kompleks pada FPGA. Itu operan direpresentasikan dalam format titik ambang presisi tunggal
(IEEE754). Metode baru yang disebut teknik reuse modul adalah digunakan untuk mengurangi
pemanfaatan perangkat pada FPGA. Desain yang diusulkan dianalisis menggunakan simulasi dan
implementasi hasil pada Xilinx Artix-7 dan Virtex-5 FPGA keluarga.
Kata Kunci: Divisi Kompleks; FPGA; IEEE 754; Modul yang digunakan lagi
1. Pengantar
Dibandingkan dengan operasi aritmatika seperti penjumlahan, pengurangan dan perkalian, divisi
aritmatika jarang digunakan. Ini karena kompleksitas inheren dari modul pembagi. Tetapi beberapa
sistem memerlukan modul pembagi untuk mencapai yang diperlukan fungsionalitas. Oleh karena itu,
desain pembagi harus diberikan cukup penting untuk memenuhi kinerja persyaratan sistem.
Sebuah pembagi kompleks adalah modul yang mengambil dua bilangan kompleks sebagai input
pembilang dan penyebutnya dan menghasilkan bilangan kompleks lain di hasil keluarannya. Bilangan
kompleks adalah bilangan yang terdiri dari nyata bagian dan bagian imajiner.Sebuah modul Teknik
reuse digunakan untuk mengurangi ukuran total pembagi dengan biaya waktu komputasi hasil
perhitungan yang meningkat dan sinyal kontrol ekstra.
Paper ini disusun dalam lima bagian. Bagian II membahas karya-karya sebelumnya yang berkaitan
dengan pembagian algoritma dan aritmatika bilangan kompleks. Desain pembagi titik ambang presisi
tunggal yang diusulkan dan metode penggunaan kembali modul dibahas dalam bagian III. Hasil
simulasi dan rincian implementasi diberikan di bagian IV. Bagian V menyimpulkan pekerjaan bersama
dengan ruang lingkup pekerjaan masa depan.
2. Pekerjaan Sebelumnya
[1] mengusulkan sebuah algoritma yang menghasilkan hasil bagi kompleks dari a+ ib dibagi dengan
c + id, yang menghindari aritmatika melimpah atau melimpah. Itu dimodifikasi untuk membuatnya
lebih kuat dengan adanya aliran bawah[2].
Divisi SRT adalah algoritma pembagian yang sederhana. Algoritma yang diimplementasikan secara
luas ini menggunakan kekambuhan digit metode. Pengurangan digunakan sebagai operator
fundamental dan memensiunkan sejumlah bit hasil bagi di masing-masingnya perulangan.
3. Usulan Desain
3.1. Pembagi Kompleks menggunakan Pendekatan Pencarian Tabel
Modul pembagian kompleks yang diusulkan untuk titik ambang berisi modul yang berbeda seperti
yang ditunjukkan pada Gambar 1. Itu modul adalah modul pengali, modul normalisasi, pengendali
pengecualian, eksponen kalkulator, seleksi selisih melihat ke atas meja dan modul perhitungan hasil
bagi terakhir.

2. i) Modul perkalian dan penyebut kalkulator
Modul ini digunakan untuk menggandakan konjugat kompleks penyebut dengan pembilang dan
penyebut. Modul ini menghasilkan tiga output yang pembilang untuk bagian nyata, pembilang untuk
bagian imajiner, penyebut umum untuk kedua bagian, semuanya merupakan bilangan real.
ii) Modul normalisasi
Setelah normalisasi, operasi pembagian yang sebenarnya dilakukan secara nyata dan imajiner modul
secara terpisah.
iii) Penanganan pengecualian
Modul ini menangani pengecualian yang tidak dapat ditangani oleh unit divisi titik ambang. Situasi
seperti itu muncul ketika pembilang dari bagian nyata, pembilang dari bagian imajiner atau penyebut
adalah 0.
iv) Perhitungan Hasil Bagi
Modul perhitungan hasil bagi memiliki gerbang xor, eksponen kalkulator dan pilihan seleksi mencari
meja.
v) Modul Perhitungan Komputasi Akhir
Modul ini mengambil output dari modul perhitungan hasil bagi pertama. Nilai eksponen yang dihitung
adalah dikalikan dengan output dari tampilan meja.
3.2. Pembagi Kompleks menggunakan Pendekatan Pencarian Tabel.
Unit divisi titik apung di bagian nyata dan bagian imajiner dari arsitektur divisi kompleks modul
redundan. Konsep redundansi waktu digunakan untuk menghilangkan penggunaan salah satu divisi
floating point unit untuk mengurangi area keseluruhan dari modul divisi yang kompleks.
4. Implementasi FPGA dan Hasil Simulasi
4.1. Implementasi FPGA
Untuk memahami efektivitas arsitektur divisi kompleks yang diusulkan, desain diimplementasikan
Keluarga Xilinx Artix-7 dan Virtex-5 FPGA. Implementasi FPGA dilakukan menggunakan ISE versi
14.5 dan disintesis untuk perangkat Artix-7 xc7a100t-2csg324 dan Virtex-5 xc5vlx110t-2ff1136.
Melalui analisis ini, metrik kinerja dan implementasi dari pembagi kompleks untuk dua berbeda FPGA
dapat diamati dengan Verilog sebagai entri desain. Gaya desain yang digunakan adalah pemodelan
struktural. Golub multiplier, denominator calculator, pembagi titik ambang, unit normalisasi,
multiplexer pengendali exception dan demultiplexer diimplementasikan secara individual.
4.2. Hasil Simulasi
Simulasi perilaku dilakukan sebelum implementasi FPGA untuk memeriksa fungsionalitas rangkaian.
Setelah fase implementasi yang berbeda, yaitu, menerjemahkan, memetakan, dan menempatkan &
rute, simulasi rute pos dilakukan untuk mengamati kinerja arsitektur yang tepat. Simulasi pasca-rute
adalah emulasi paling dekat dengan sebenarnya mengunduh desain ke perangkat. Hal ini dilakukan
untuk memeriksa apakah desain memenuhi persyaratan waktu yang sebenarnya diharapkan atau
tidak.
5. Kesimpulan
Sebuah pembagi kompleks IEEE754 diimplementasikan pada keluarga Artix-7 dan Virtex-5 FPGA
menggunakan tampilan atas meja pendekatan. Arsitektur dibuat efisien-daerah dengan teknik baru
yang disebut modul reuse. Perbandingan dari arsitektur asli dan arsitektur yang dimodifikasi
menggunakan penggunaan kembali modul dilakukan pada kedua keluarga. Papan Virtex-5 memiliki
pemanfaatan perangkat sedikit lebih tinggi dibandingkan dengan keluarga Artix-7 dalam kedua kasus.
Hasilnya menunjukkan bahwa ada sebuah pengurangan yang signifikan dalam pemanfaatan
perangkat dengan biaya peningkatan waktu komputasi ketika modul digunakan kembali teknik
digunakan. Mengurangi waktu komputasi tanpa peningkatan area lebih lanjut dapat dianggap sebagai
masa depan ruang lingkup pekerjaan ini. Juga, pembagi kompleks toleran kesalahan juga dapat
dirancang dengan sedikit modifikasi di arsitektur asli. (Ann et al. 2016)(Anon n.d.)
Referensi
Ann, Anila, C. Pradeep, Madhuri Elsa, and R. Radhakrishnan. 2016. “FPGA Implementation of Area-Efficient
IEEE 754 Complex Divider.” Procedia Technology 24:1120–26. Retrieved
(http://dx.doi.org/10.1016/j.protcy.2016.05.245).
Anon.n.d. “1 Template TELKOMNIKA Jun’15.”