Algoritma pembagian termasuk operasi aritmatika yang jarang digunakan jika dibandingkan dengan operasi aritmatika lainnya. Pembagian bilangan kompleks telah diaplikasikan diberbagai bidang seperti telekomunikasi, system microwave, pemrosesan sinyal, GPS dll. Karya ini mengusulkan metode hemat tempat untuk penerapan pembagian kompleks FPGA. Operand mewakili format floating point presisi tunggal (IEEE754). . Sebuah metode baru yang disebut module reuse technique digunakan untuk mengurangi pemanfaatan perangkat pada FPGA. Usulan rancangan dianalisis menggunakan simulasi dan implementasi hasil dari Xilinx Artix-7 dan Virtex-5 yang masuk kedalam keluarga FPGA.

1. Resume: FPGA Implementation of Area-Efficient IEEE
754 Complex Divider
Fahmi Abdul Aziz1, Bobi Larombia2, Nujhan Tamara3
Teknik Elektro; Fakultas Teknologi Industri; Universitas Ahmad Dahlan
Jl. Prof. Dr. Soepomo, S.H., Janturan, Warungboto, Umbulharjo, Yogyakarta (0274) 564604
,fahmiabdulaziz26@gmail.com1, bobilarombia@gmail.com2,
nujhan1500022011@webmail.uad.ac.id3
Abstrak
Algoritma pembagian termasuk operasi aritmatika yang jarang digunakan jika
dibandingkan dengan operasi aritmatika lainnya. Pembagian bilangan kompleks telah
diaplikasikan diberbagai bidang seperti telekomunikasi, system microwave, pemrosesan sinyal,
GPS dll. Karya ini mengusulkan metode hemat tempat untuk penerapan pembagian kompleks
FPGA. Operand mewakili format floating point presisi tunggal (IEEE754). . Sebuah metode baru
yang disebut module reuse technique digunakan untuk mengurangi pemanfaatan perangkat pada
FPGA. Usulan rancangan dianalisis menggunakan simulasi dan implementasi hasil dari Xilinx
Artix-7 dan Virtex-5 yang masuk kedalam keluarga FPGA.
Kata kunci: Kompleks Divisi; FPGA; IEEE754; Reuse modul
1. Pendahuluan
Dibandingkan dengan operasi aritmetika seperti penambahan, pengurangan dan
perkalian, pembagian aritmatika adalah hampir tidak digunakan. Hal ini karena kompleksitas
melekat modul pembagi. Ukuran pembagi modul lain dan dibutuhkan lebih banyak waktu untuk
penyelesaian tidak seperti operasi aritmatika lainnya. Karena ini, sebagian besar arsitektur
Hindari penggunaan modul pembagi. Tetapi beberapa sistem membutuhkan modul pembagi
untuk mencapai yang diperlukan fungsi. Oleh karena itu, desain pembagi telah diberikan cukup
penting untuk memenuhi kinerja persyaratan sistem.
Pembagi sebuah kompleks adalah modul yang diperlukan dua bilangan kompleks
sebagai input pembilang dan penyebut dan menghasilkan nomor kompleks yang lain di outputnya
kecerdasan. Bilangan kompleks adalah nomor yang terdiri dari real Bagian dan bagian imajiner.
Bilangan kompleks Divisi telah mendapat banyak aplikasi dalam bidang seperti pemrosesan
sinyal, telekomunikasi, teori kontrol, microwave sistem dll. Pembagi kompleks yang dapat
digunakan dalam FPGA berbasis sistem yang menggunakan single presisi mengambang
perwakilan point yang diusulkan dalam makalah ini. FPGAs membantu dalam memecahkan
berbagai isu-isu yang terkait dengan keandalan dan ketersediaan proses karena kemampuan
konfigurasi ulang. Modul penggunaan teknik ini digunakan untuk mengurangi ukuran total
pembagi dengan peningkatan kecerdasan perhitungan waktu dan sinyal kontrol tambahan.
Makalah ini diatur dalam lima bahagian. Bagian II membahas karya-karya sebelumnya yang
berkaitan dengan Divisi algoritma dan aritmatika bilangan kompleks. Single presisi diusulkan
mengambang point.
2. Metode Penelitian
Pada jurnal ini untuk mendesain pembagi pada sebuah system menggunakan pemodelan
struktural. Gaya desain yang digunakan adalah pemodelan struktural. Golub's pengganda,
Kalkulator penyebut, floating point pembagi, normalisasi unit, sekedar Multiplexer handler
pengecualian dan demultiplexers diimplementasikan secara individual. Unit ini adalah port
dipetakan di tingkat yang lebih tinggi.

2. 3. Hasil dan Analisa
3.1 FPGA implementasi
Untuk memahami efektivitas diusulkan kompleks Divisi arsitektur, desain dilaksanakan pada
Xilinx Artix-7 dan Virtex-5 FPGA keluarga.
Berikut adalah table 1 implementasi FPGA:
Tabel 1 menunjukkan perbandingan hasil pelaksanaan FPGA keluarga Artix-7 dan Virtex-
5. Artix-7 dan Virtex-5 perangkat High-End. Di Artix-7 perangkat xc7a100t-2csg324, dari 63400
iris LUTs, 6600 LUTs (10%) digunakan dalam kedua asli arsitektur dan 6119 LUTs (9%)
digunakan dalam arsitektur yang dimodifikasi. The pengurangan di daerah dalam arsitektur
diubah adalah 7,28%. Perangkat Virtex-5 xc5vlx110t-2ff1136 memiliki 69120 iris LUTs. Dari ini,
6962 LUTs (10%) digunakan untuk arsitektur asli sedangkan arsitektur dengan modul
menggunakan kembali menggunakan 6195 (8%). Pengurangan daerah adalah 11,01%. Gambar
3 menunjukkan perbandingan perangkat pemanfaatan berbeda FPGA keluarga.
4. Kesimpulan
Sebuah pembagi kompleks IEEE754 diimplementasikan pada keluarga Artix-7 dan Virtex-5
FPGA menggunakan tampilan atas meja pendekatan. Arsitektur dibuat efisien-daerah dengan
teknik baru yang disebut modul reuse. Perbandingan dari arsitektur asli dan arsitektur yang
dimodifikasi menggunakan penggunaan kembali modul dilakukan pada kedua keluarga. Papan
Virtex-5 memiliki pemanfaatan perangkat sedikit lebih tinggi dibandingkan dengan keluarga Artix-
7 dalam kedua kasus. Hasilnya menunjukkan bahwa ada a pengurangan yang signifikan dalam
pemanfaatan perangkat dengan biaya peningkatan waktu komputasi ketika modul digunakan
kembali teknik digunakan. Mengurangi waktu komputasi tanpa peningkatan area lebih lanjut
dapat dianggap sebagai masa depan ruang lingkup pekerjaan ini. Juga, pembagi kompleks
toleran kesalahan juga dapat dirancang dengan sedikit modifikasi di arsitektur asli.
5. Referensi
1. Varghese, Anila Ann, Pradeep C. FPGA Implementation of Area-Efficient IEEE 754
Complex Divider , International Conference on Emerging Trends in Engineering, Science
and Technology (2015)
2. Sutikno Tole “Telkomnika Vol 13” (2015)