Bab ini membahas tentang flip-flop (FF) termasuk operasi dan implementasi dari SR-FF, D-FF, JK-FF, dan T-FF serta cara membuat FF tertentu dari FF lain."

1. FLIP-FLOP

2. TUJUAN :
Setelah mempelajari bab ini mahasiswa diharapkan
mampu:
 Menjelaskan rangkaian dasar SR-FF dan SR-FF dengan
gate
 Membandingkan operasi dari rangkaian D Latch dan D-
FF menggunakan timing diagram
 Menguraikan perbedaan antara pulse-triggered dan
edge-triggered flip-flop
 Menjelaskan operasi rangkaian Master Slave JK-FF
 Membuat Toggle FF dan D-FF dari JK-FF dan SR-FF
 Menjelaskan operasi sinkron dan asinkron dari JK-FF
dan D-FF menggunakan timing diagram
 Menganalisa dan mendisain rangkaian dengan Flip-flop

3. SR-FLIP-FLOP
• Merupakan singkatan dari Set & Reset Flip-flop
• Dibentuk dari dua buah NAND gate atau NOR gate
• Operasinya disebut transparent latch, karena bagian
outputnya akan merespon input dengan cara mengunci nilai
input yang diberikan(latch) atau mengingat input tersebut.
• Merupakan singkatan dari Set & Reset Flip-flop
• Dibentuk dari dua buah NAND gate atau NOR gate
• Operasinya disebut transparent latch, karena bagian
outputnya akan merespon input dengan cara mengunci nilai
input yang diberikan(latch) atau mengingat input tersebut.
00
00
00
11
00
11
Present
Input
Present
Output
Next
Output Kerterangan
S R Qn Qn+1
0 0 0 0
Hold Condition
0 0 1 1
0 1 0 0
RESET
0 1 1 0
1 0 0 1
SET
1 0 1 1
1 1 0 *
Not Used
1 1 1 *

4. SR-FLIP-FLOP
• Merupakan singkatan dari Set & Reset Flip-flop
• Dibentuk dari dua buah NAND gate atau NOR gate
• Operasinya disebut transparent latch, karena bagian
outputnya akan merespon input dengan cara mengunci nilai
input yang diberikan(latch) atau mengingat input tersebut.
• Merupakan singkatan dari Set & Reset Flip-flop
• Dibentuk dari dua buah NAND gate atau NOR gate
• Operasinya disebut transparent latch, karena bagian
outputnya akan merespon input dengan cara mengunci nilai
input yang diberikan(latch) atau mengingat input tersebut.
Present
Input
Present
Output
Next
Output Kerterangan
S R Qn Qn+1
0 0 0 0
Hold Condition
0 0 1 1
0 1 0 0
RESET
0 1 1 0
1 0 0 1
SET
1 0 1 1
1 1 0 *
Not Used
1 1 1 *
00
00
11
00
11
00

5. SR-FLIP-FLOP
• Merupakan singkatan dari Set & Reset Flip-flop
• Dibentuk dari dua buah NAND gate atau NOR gate
• Operasinya disebut transparent latch, karena bagian
outputnya akan merespon input dengan cara mengunci nilai
input yang diberikan(latch) atau mengingat input tersebut.
• Merupakan singkatan dari Set & Reset Flip-flop
• Dibentuk dari dua buah NAND gate atau NOR gate
• Operasinya disebut transparent latch, karena bagian
outputnya akan merespon input dengan cara mengunci nilai
input yang diberikan(latch) atau mengingat input tersebut.
Present
Input
Present
Output
Next
Output Kerterangan
S R Qn Qn+1
0 0 0 0
Hold Condition
0 0 1 1
0 1 0 0
RESET
0 1 1 0
1 0 0 1
SET
1 0 1 1
1 1 0 *
Not Used
1 1 1 *

6. SR-FLIP-FLOP
• Merupakan singkatan dari Set & Reset Flip-flop
• Dibentuk dari dua buah NAND gate atau NOR gate
• Operasinya disebut transparent latch, karena bagian
outputnya akan merespon input dengan cara mengunci nilai
input yang diberikan(latch) atau mengingat input tersebut.
Present
Input
Present
Output
Next
Output
Kerterangan
0 0 0 0
Hold Condition
0 0 1 1
0 1 0 0
RESET
0 1 1 0
1 0 0 1
SET
1 0 1 1
1 1 0 *
Not Used
1 1 1 *

8. Present Input
Present
Output
Next
Output
Kerterangan
S R Qn Qn+1
0 0 0 0
Hold Condition
0 0 1 1
0 1 0 0
RESET
0 1 1 0
1 0 0 1
SET
1 0 1 1
1 1 0 *
Not Used
1 1 1 *

9. Present Input
Present
Output
Next
Output
Kerterangan
S R Qn Qn+1
0 0 0 0
Hold Condition
0 0 1 1
0 1 0 0
RESET
0 1 1 0
1 0 0 1
SET
1 0 1 1
1 1 0 *
Not Used
1 1 1 *

10. Present Input
Present
Output
Next
Output
Kerterangan
S R Qn Qn+1
0 0 0 0
Hold Condition
0 0 1 1
0 1 0 0
RESET
0 1 1 0
1 0 0 1
SET
1 0 1 1
1 1 0 *
Not Used
1 1 1 *

16. JK-FLIP-FLOP

17. JK-FLIP-FLOP

31. Analisa rangkaian
Prosedur menganalisa rangkaian dengan Flip-flop
Analisa rangkaian
Prosedur menganalisa rangkaian dengan Flip-flop

33. X (t+∆) = A’(t) + X(t)X (t+∆) = A’(t) + X(t)
Y(t+∆) = A(t) + X(t)Y(t+∆) = A(t) + X(t)
Z(t+∆) = A(t)Z(t+∆) = A(t)
Gambarkan
Timing Diagramnya
Gambarkan
Timing Diagramnya

34. Hirarki perancangan flip-flop:
Basic Cell
(R S – FF)
Basic Cell
(R S – FF)
D – FFD – FF
T – FFT – FF JK – FFJK – FF Misc. – FFMisc. – FF

35. Membuat T-FF dari RS-FF
T
Clk
Q
Q’
?
?

36. S
Membuat T-FF dari RS-FF

37. S
Membuat T-FF dari RS-FF

38. Membuat T-FF dari RS-FF
S
S = T. Q’tS = T. Q’t

39. Membuat T-FF dari RS-FF
R = T. QtR = T. Qt
R
R

40. Membuat T-FF dari RS-FF
T
Clk
Q
Q’
?
?
R = T. QtR = T. Qt
S = T. Q’tS = T. Q’t

41. Membuat JK-FF dari RS-FF
J
Clk
Q
Q’K
?
?

42. Membuat JK-FF dari RS-FF

43. Membuat JK-FF dari RS-FF

44. Membuat JK-FF dari RS-FF
S = J. Q’tS = J. Q’t

45. Membuat JK-FF dari RS-FF

46. Membuat JK-FF dari RS-FF

47. Membuat JK-FF dari RS-FF
R = K. QtR = K. Qt

48. Membuat JK-FF dari RS-FF
J
Clk
Q
Q’K
?
?
S = J. Q’tS = J. Q’t
R = K. QtR = K. Qt

49. Membuat D-FF dari RS-FF
D
Clk
Q
Q’
?
?

50. Membuat D-FF dari RS-FF
S = DtS = Dt R = DtR = Dt

51. Membuat T-FF dari RS-FF
R = T. QtR = T. Qt
R
R

52. LATIHAN

53. LATIHAN

54. LATIHAN

55. Latihan:
Basic Cell
(R S – FF)
Basic Cell
(R S – FF)
D – FFD – FF
T – FFT – FF JK – FFJK – FF Misc. – FFMisc. – FF
1. D-FF dari JK-FF
2. T-FF dari JK-FF
3. T-FF dari D-FF
4. JK-FF dari D-FF