Rangkuman dokumen: Dokumen ini membahas tentang percobaan flip-flop dan counter menggunakan komponen logika TTL. Terdapat empat percobaan yang dilakukan, yaitu rangkaian flip-flop NAND dasar, JK flip-flop, counter 3 bit, dan counter modulo 6. Hasil percobaan sesuai dengan teori kecuali untuk counter yang gagal membuktikan fungsinya.

1. PRAKTIKUM 4
FLIP-FLOP DAN COUNTER
KELOMPOK 3
Ana Ristiana
33318003
Tanggal Praktikum : 8 Mei 2019
PROGRAM STUDI D3-TEKNIK TELEKOMUNIKASI
POLITEKNIK NEGERI SEMARANG
2019

2. 4.1. Pendahuluan
A. Tujuan :
1. Mahasiswa dapat mengenal rangkaian dasar flip-flop
2. Mahasiswa dapat membuat flip-flop dari gerbang dasar
3. Mahasiswa dapat memngukur dan membuktikan flip-flop dari rangkaian gerbang dasar
4. Mahasiswa dapat mengenal JK FF masukan asinkron
5. Mahasiswa dapat membuat rangkaian counter asinkron (ripple counter)
6. Mahasiswa dapat membuat rangkaian Modulo counter asinkron
B. Dasar teori
Flip-flop merupakan rangkaian logika yang dibangun dari gerbang dasar seperti
NAND dan NOR, memilki dua keluaran yang saling berlawanan (0 dan 1). Keluaran flip-
flop dipengaruhi oleh keadaan masukannya pada waktu itu.notasi keluaran dari FF
biasanya dituliskan Q dan ̅, atau ditandai dengan Q dan Q’
Terdapat dua dasar FF yang dibangun dari gerbang NAND dan NOR gate latch
atau FF yang dibangun dari gerbang NAND seperti yang ditunjukan pada gambar 1,
memiliki dua masukan yaitu SET dan CLEAR.
Dalam keadaan normal semua masukkan FF (SET dan CLEAR) berlogik
1. Ketika keluaran FF yaitu Q=0 dan ̅ =1, maka menyebabkan kedua keluaran
ini akan menjadi masukkan ke dua gerbang NAND yang mengakibatkan keluaran
FF akan tetap (no change), jadi dalam keadaan semua masukkan berlogik 1, maka
keluaran FF telah berubah , istilah ini disebut juga memori / menyimpan.
Ketika masukkan SET diberikan logic 0 dan CLEAR berlogik 1 mengakibatkan Q
di set manjadi logic 1. Begitu juga sebaliknya.lihat pada tabel kebenaran.

3. Edge trigger S-C FF
S-C atau S-R FF adalah SET dan CLEAR FF yang dikombinasikan dengan suatu
rangkaian pulse steering yang dikendalikan oleh sebuah clock, seperti ditunjukan pada gambar 2.
Edge trigger JK FF
Rangkaian edge trigger JK FF seperti ditunjukkan pada gambar 3.
D-latch

4. D-latch adalah seperti halnya clocked DD FF. Memiliki rangkaian kombinasi NAND
latch atau NAND FF seperti ditunjukkan pada gambar 4.
Terdapat FF yang memiliki masukan asinkron, dimana keluaran FF tidak dipengaruhi oleh
clock yang diberikan tetapi oleh masukan asinkron. Seperti pada JK FF dengan masukan
asinkron seperti ditunjukkan pada gambar 5.
Kedua masukan asinkron pada JK FF adalah masukan PR (PRESET=SET) dan
CLR (CLEAR). Kedua masukan asinkron ini berpengaruh terhadap keluaran dari JK FF.
Selama kaki masukan PR dan CLR diberikan logik tinggi maka JK FF ini berfungsi
seperti layaknya JK FF yang keluarannya dipengaruhi oleh clock yang diberikan. Fungsi
dari masukan PRESET adalah membuat keluaran (Q) JK FF dalam keadaan logik tinggi
ketika PR diberikan logik rendah, dan masukan CLEAR membuat keluaran (Q) menjadi
logik rendah. Tabel kebenaran memberikan gambaran keluaran dari JK FF masukan
asinkron. Penggunaan masukan asinkron PRESET dan CLEAR tidak boleh dipergunakan
bersama- sama dalam waktu yang bersamaan, yang berarti bahwa ketika PRESET

5. berlogik rendah maka CLEAR tidak diperbolehkan untuk diberikan logik yang rendah
juga.
Gambar 6 memperlihatkan diagram waktu dari penggunaan JK FF masukan
asinkron, dimana clock tidak berpengaruh terhadap keluaran (Q) ketika masukan
PRESET dan CLEAR pada JK FF diberikan logik rendah.
Pada gambar 6 terlihat bahwa keluaran Q dipengaruhi oleh dua masukan asinkron.
Ketika SET/ PRESET diberikan logik rendah, maka keluaran (Q) dari JK FF akan segera
berlogik tinggi tanpa melihat masukan sinkron dari J dan K serta clock yang diberikan. Begitu
halnya ketika masukan CLEAR/ RESET diberikan logik rendah maka keluaran FF akan
langsung berlogik rendah (direset).
COUNTER JK FF
Sejumlah JK FF dapat dibangun menjadi sebuah counter seperti ditunjukkan pada
gambar 7. Counter yang dibangun dari empat buah JK FF dengan clock transisi negatif
merupakan counter biner 4 bit, yang akan menghitung mulai dari 0 sampai dengan 15 dan akan
kembali lagi mulai dari 0 dan seterusnya. Masukan J dan K setiap JK FF diberikan logik 1
(Vdd/Vcc) agar setiap ada clock keluaran FF menjadi toggle. Keluaran dari FF terendah akan
menjadi clock untuk FF berikutnya. Dilihat dari gambar 4, sebenarnya FF0 dapat di trigger
dengan transisi negatif, sehingga ke empat dari FF yang digunakan adalah sejenis.

6. Up counter 4 bit juga dapat dibangun dengan menggunakan JK FF dengan clock transisi
positif, namun clock untuk FF berikutnya harus diambilkan dari keluaran Q, sehingga ketika Q
tinggi, maka Q akan rendah yang akan berubah ketinggi ketika Q dalam keadaan rendah. Kondisi
ini yang dimanfaatkan sebagai transisi clock positif untuk FF berikutnya. Gambar 5
memperlihatkan Up- counter 4 bit dengan menggunakan JK FF clock transisi positif.
Sama seperti pada up-counter dengan JK FF clock transisi negatif, hitungan counter
akan dimulai dari 0 sampai 15 dan kembali 0 untuk seterusnya menghitung sampai 15 kembali.
MODULO COUNTER
Ripple counter memiliki batas maksimum dari angka modulo (MOD numbers) yaitu
sama dengan 2N, dimana N adalah jumlah FF yang digunakan. Misal untuk maksimal Modulo
16 dibutuhkan 4 buah FF. Counter dengan angka modulo dibawah 2N dapat dibuat dengan
memanfaatkan masukan asinkron dari FF. Modulo counter ini adalah counter yang dapat diatur
pada hitungan akhir tetentu sesuai dengan kebutuhan.
Untuk dapat memahami counter MOD ini, berikut gambar 8 diberikan diagram transisi
counter untuk MOD-6.

7. Pada gambar 9 terlihat bahwa untuk membentuk counter dengan MOD-6 maka jumlah
FF yang dibutuhkan adalah jumlah maksimal hitungan 2N. Nilai maksimal yang terdekat adalah
8 sehingga jumlah N = 3 (jumlah FF). Dengan menggunakan masukan asinkron CLEAR maka
ketika hitungan 5 menuju 6, masukan CLR akan mendapat logik rendah, yaitu keluaran gerbang
NAND dari masukan Q2 dan Q1 dalam keadaan 1 1. Keadaan 1 1 ini ditandai sebagai nilai 6,
karena berapapun nilai Q0 tidak akan berpengaruh. Dengan mereset semua FF, maka setelah
hitungan ke 5, counter akan memulai lagi dari hitungan awal yaitu 0 seperti ditunjukkan pada
gambar 8 diagram waktu counter MOD-6.

8. 4.2. Daftar Alat dan Bahan
a) Power Supply 1 unit
b) Protoboard 1 unit
c) Voltmeter 1 unit
d) Kabel penghubung secukupnya
e) IC TTL 74LS00 1 unit
f) IC TTL 74LS76A 1 unit
g) Resistor 330Ω 3 unit
h) Resistor 1kΩ 1 unit
i) LED 3 unit
4.3. Langkah percobaan
1. Persiapkan peralatan praktek seperti pada daftar peralatan dan bahan.
2. Atur tegangan power supply pada nilai +5V dan ukurlah keluaran power supply
menggunakan voltmeter.
3. Lakukan percobaan rangkaian FF gerbang NAND yanf ditunjukan pada gambar
11. Gunakan IC TTL 74LS00 dan Resistor 330Ω dan LED warna untuk
menunjukkan outputnya.
4. Berikan tegangan pada kai masukan gerbang logika untuk logic 1 sebesdar +5V
dan 0 volt untuk logic 0 seperti pada tabel
5. Amati keluaran dan catat hasilnya.
6. Buatlah percobaan seperti gambar 12 gunakan resistor 1k, saklar button, IC TTL
74LS76A, Resistor 330Ω, dan LED.

9. 7. Tekan dan lepas saklar push button terus menerus dengan durasi 1 detik, amati
keluarannya.
8. Buat rangkaian counter menggunakan TTL 74LS76A seperti pada gambar 13
9. Tekan dan lepas saklar push button terus menerus dan amati hasilnya, caatat
hasilnya apakah rangkaian tersebut membuktikan counter 3 bit yang menghitung
dari 1 sd 8 dan kembali 0?
10. Buatlah percobaan seperti gambar 14
11. Tekan dan lepas saklar push button terus menerus dan amati hasil keluaran dari
LED, catat hasil pengamatan anda. Apakah rangkaian tersebut membuktikan
counter mudulo 6?

10. 4.4. Hasil percobaan
Tabel 1. Hasil pengukuran pada rangkaian FF gerbang NAND
SET CLEAR
OUTPUT
KETERANGANQ ̅
1 1 4,65 V 0,5 No Change, LED Q
nyala, LED ̅ mati
0 1 4,03 V 0,3 Q= 1, LED Q nyala,
LED ̅ mati
1 0 0,1 3,28 V Q= 0, LED Q mati,
LED ̅ nyala
Tabel 2. Hasil Pengukuran Pada Rangkaian JK FF Clock
PRESET CLEAR KET
0 1 LED Q hidup , LED ̅ mati
1 0 LED Q mati , LED ̅ hidup
1 1 Nyala LED tergantung pada CLOCK

11. Tabel 3. Rangkaian Percobaan Counter 3 bit
Hasil yang didapat dari percobaan ini, rangkaian tidak membuktikan counter 3 bit
atau tidak menghitung 0-7 kemudian 0 lagi. Hasil yang didapatkan tidak sesuai,
nyala lampu LED menyala dengan aneh.
5. Rangkaian Modulo 6
Hasil yang didapat dari pengamatan ini, rangkaian tidak membuktikan MOD 6 yang
menghitungkan 0-5 kemudian 0 lagi. Hasil yang didapatkan tidak sesuai, nyala lampu LED
menyala dengan aneh.
Q0 Q1 Q2
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

12. 5.1. Tugas dan jawaban
1. Jelaskan gambar 15, bagaimana rangkaian ini bekerja?
Jawab :
R S Q
0 0 Nilai Terakhir
0 1 1
1 0 0
1 1 Terlarang
RS Flip-flop mempunyai dua masukan data, S dan R. Untuk menyimpan suatu bit tinggi,
Kondisi masukan yang pertama adalah RS = 00. Ini berarti tidak diterapkan pemicu. Dalam hal
ini keluaran Q mempertahankan nilai terakhir yang dimilikinya. Kondisi masukan yang kedua
adalah RS = 01 berarti bahwa suatu pemicu diterapkan pada masukan S. Seperti kita ketahui, hal
ini mengeset flip-flop dan menghasilkan keluaran Q bernilai 1. Kondisi masukan yang ketiga
adalah RS = 10 ini menyatakan bahwa suatu pemicu diterapkan pada masukan R. Keluaran Q
yang dihasilkan adalah 0. Kondisi masukan RS = 11 merupakan masukan terlarang. Kondisi ini
berarti menerapkan suatu pemicu pada kedua masukan S dan R pada saat yang sama. Hal ini
merupakan suatu pertentangan karena mengandung pengertian bahwa kita berupaya untuk
memperoleh keluaran Q yang secara serentak sama dengan 1 dan sama dengan 0.

13. 2. Gambarkan diagram waktu keluaan Q dari D-latch gambar 16
Jawab :
5.2. Pembahasan
Percobaan pertama yaitu rangkaian flip flop dasar gerbang NAND. Berdasarkan dari
gambar rangkaiannya output gerbang NAND 1 menjadi input untuk gerbang NAND 2
dan input satunya lagi untuk nilai CLEAR. Dan output gerbang NAND 2 menjadi input
gerbang NAND 1 ke udian input satun a agi untuk ni ai SET i ai ang didapatkan
asi antara teori dan praktek ada a sa a onto data aitu ketika set 1 dan ear 0
aka didapatkan asi output Q 0 ati dan asi output Q 1 n a a, a ini

14. dikarenakan pada SET inputan 1 kemudian di NAND-kan maka hasil Q=0, Q=0 akan di
jadikan sebagai inputan gerbang NAND 2. CLEAR yang mempunyai inputan 0,
dimasukkan ke gerbang NAND 2 yang artinya input dari NAND 2 yaitu 0 x 1 = 0
kemudian di not kan menjadi 1, hasil output dari gerbang NAND 2 adalah 1 , kemudian
nilai 1 menjadi inputan untuk gerbang NAND 1. Nilai SET =1. Kemudian 1x1 =1
kemudian di NOT kan menjadi 0. Jadi lampu Q mati atau tidak menyala. Hasil dari data
lain juga sama antara teori dan praktek, saat set=0 dan ear 1 asi output Q 1 n a a
dan asi output Q 0 ati, set 1 dan ear 1 aka dipero e no ange , ang
artinya mengikuti output sebelumnya.
Pada Percobaan kedua adalah rangkaian JK FF yang merupakan rangkaian yang prinsip
kerjanya adalah dengan menambah sebuah clock (pengatur sinyal). Cara kerjanya adalah
apabila nilai C = 1, maka nilai output berubah sedangkan jika nilai C = 0 maka tidak
terjadi perubahan pada outputnya. Hasil yang didapatkan antara teori dan praktek adalah
sama yaitu clock ke ground.
Pada percobaan ketiga yaitu rangkaian counter 3 bit secara teori seharusnya terjadi flip
flop pada lampu sebanyak 8 kali (2N = 23 = 8) dimana setelah flip flop ke 7 akan
kembali ke flip flop ke 0. Namun pada percobaan 3 ini, kelompok kami gagal
membuktikannya yang kemungkinannya karena komponen yang tidak memadai atau bisa
dibilang tidak berfungsi atau rusak.
Pada percobaan 4, hasil yang didapat sama seperti percobaan 3 yaitu gagal
membuktikannya. Secara teori seharusnya menghitung 0-5 atau 6 perhitungan yang
nilainya 000, 001, 010, 011, 100, 101. Saat nilai 110, nilai 11 nya dimasukan ke gerbang
NAND dan hasil keluarannya 0, kemudian dikasihkan inputan CLR pada masing-masing
flip flop agar setelah 101 akan mereset dan balik ke awal yaitu 000 dan menghitung
kembali.
5.3. Kesimpulan
1. Flip-flop merupakan rangkaian logika yang dibangun dari gerbang dasar seprti NAND
dan NOR, memilki dua keluaran yang saling berlawanan (0 dan 1). Keluaran flip-flop
dipengaruhi oleh keadaan masukannya pada waktu itu. Notasi keluaran dari FF biasanya
dituliskan Q dan ̅ atau ditandai dengan Q dan Q’.
2. JK Flip Flop (FF) Clock merupakan rangkaian yang memiliki prinsip kerja dengan
menambahkan clock (pengatur sinyal) untuk menentukan berubah tidaknya output
dari Clock.
LINK https://youtu.be/pCPRLg9euZc