This document describes the design of a 4-bit binary synchronous counter using JK flip-flops and D flip-flops, applying Karnaugh maps. It includes the characteristic tables of the JK and D flip-flops, the state table for the counter, simplification of the input equations, and the schematic diagram of the counter circuit. The counter is designed to count from 0 to 7 in binary and then reset.

1. J K Q(t+1)
0 0 Q(t) Sin cambio
0 1 0 Restablecer
1 0 1 Establecer
1 1 Q’(t) Complementar
Q(t) Q(t+1) J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
DISEÑO DE CONTADOR SINCRONICO CON FLIP-FLOP TIPO JK y TIPO D, HACIENDO
EL USO DE MAPA DE KARNAUGH.
Santiago Pablo Alberto
microcontrolador16@gmail.com
Resumen
En este trabajo se presenta el diseño de un contador binario de cuatro bits, se muestra el
procedimiento a seguir para el diseño del mismo, este procedimiento puede ser empleado para
el diseño de otros contadores ya que la metodología es la misma y solamente basta con
adecuarlo a la necesidad del diseñador, se muestra la tabla de excitación de los Flip-Flop’s tipo
JK y D por último el diagrama lógico que resulta de este diseño.
1. INTRODUCCIÓN
En la actualidad el diseño de un contador puede ser abarcado por los Microcontroladores o
algún dispositivo FPGA o el PLC sin embargo comparando costos y siendo una aplicación
sencilla el diseño de estos dispositivos puede ser empleando Flip-Flop’s que todavía se pueden
encontrar en forma comercial y a un bajo costo.
Un contador es básicamente un registro que pasa ´por una sucesión predeterminada de
estados. Las compuertas del contador están conectadas de tal manera que produce la
sucesión prescrita de estados binarios [1].
A continuación se muestra la tabla característica y tabla de excitación del Flip-Flop tipo JK que
describe el funcionamiento de este dispositivo.
La tabla 1 muestra la tabla característica del Flip-Flop tipo JK que describe las propiedades
lógicas del Flip-Flop en forma tabular y define el siguiente estado Q(t+1), en función de las
entradas y el estado actual Q(t).
La tabla 2 presenta la tabla de excitación del Flip-Flop tipo JK, esta tabla tiene una columna
para el estado actual Q(t) y el estado siguiente Q(t+1) y una columna para cada entrada. Hay
cuatro posibles transiciones del estado actual al siguiente estado, el símbolo X en la tabla
representa una condición de indiferencia, es decir que no importa si la entrada es 1 o 0 [1].
Tabla 1. Tabla característica delFlip-Flop tipo JK. Tabla 2. Tabla de excitación del Flip-Flop tipo JK.

2. 2. DISEÑO DEL CONTADOR.
El contador a diseñar se plantea en la tabla 3, es un contador de tres bits, este contador iniciará
en ceros e ira incrementando hasta llegar a siete en binario posteriormente reiniciara su conteo,
esto por cada pulso de reloj que se presente en la entrada de reloj de los Flip-Flop, a
continuación se detallan los pasos para este diseño.
Paso 1. Se plantea en forma tabular los estados presentes y estados siguientes para cada Flip-
Flop y se plantean las combinaciones de entrada para el estado siguiente.
Tabla 3. Tabla de estados para el contador binario de cuatro bits con Flip-Flop tipo JK.
Se puede apreciar en la tabla el estado presente para cada Flip-Flop y el estado siguiente, así
para el estado presente de QC=0 el estado siguiente QC=0 se requiere una combinación de
entrada para JC=0 y KC=X, para el estado presente de QB=0 y el estado siguiente QB=0 se
requiere que JB=0 y KB=X, para el estado presente de QA=0 y el estado siguiente QA=1 se
requiere que las entradas estén en JA=1 y KA=X, con el apoyo de la tabla 2 se puede continuar
para los siguientes estados de los Flip Flop.
Paso 2. A continuación se realiza la simplificación de las ecuaciones de entrada para cada Flip-
Flop. Como se muestra a continuación.
𝐽1 = 𝑄1
̅̅
̅̅̅𝑄2 𝑄3 𝑄4 𝐾1 = 𝑄2
̅̅̅̅ 𝑄3
̅̅̅̅ 𝑄4
Q1 Q2 Q3 Q4 JQ1 KQ1 JQ2 KQ2 JQ3 KQ3 JQ4 KQ4
0 0 0 0 0 X 0 X 0 X 1 X
0 0 0 1 0 X 0 X 1 X X 1
0 0 1 0 0 X 0 X X 0 1 X
0 0 1 1 0 X 1 X X 1 X 1
0 1 0 0 0 X X 0 0 X 1 X
0 1 0 1 0 X X 0 1 X X 1
0 1 1 0 0 X X 0 X 0 1 X
0 1 1 1 1 X X 1 X 1 X 1
1 0 0 0 X 0 0 X 0 X 1 X
1 0 0 1 X 1 0 X 0 X X 1

3. 𝐽2 = 𝑄1
̅̅̅̅ 𝑄3 𝑄4 𝐾2 = 𝑄1
̅̅̅̅ 𝑄3 𝑄4
𝐽3 = 𝑄1
̅̅̅̅𝑄4 𝐾3 = 𝑄1
̅̅̅̅𝑄4
𝐽4 = 𝑄2
̅̅̅̅ 𝑄3
̅̅̅̅ + 𝑄1
̅̅̅̅ = 𝑄2 + 𝑄3
̅̅̅̅̅̅̅̅̅̅̅ + 𝑄1
̅̅̅̅ 𝐾4 = 𝑄2
̅̅̅̅ 𝑄3
̅̅̅̅ + 𝑄1
̅̅̅̅ = 𝑄2 + 𝑄3
̅̅̅̅̅̅̅̅̅̅̅ + 𝑄1
̅̅̅̅

4. Las ecuaciones de estado que resultaron para este diseño son:
𝐽𝐴 = 𝑄1
̅̅̅̅ 𝑄2 𝑄3 𝑄4
𝐾𝐴 = 𝑄2
̅̅̅̅ 𝑄3
̅̅̅̅ 𝑄4
𝐽𝐵 = 𝐾𝐵 = 𝑄1
̅̅̅̅ 𝑄3 𝑄4
𝐽𝐶 = 𝐾𝐶 = 𝑄1
̅̅̅̅ 𝑄4
𝐽𝐷 = 𝐾𝐷 = 𝑄2 + 𝑄3
̅̅̅̅̅̅̅̅̅̅̅̅ + 𝑄1
̅̅̅̅
Paso 3. Se dibuja el diagrama lógico, se recomienda el empleo del C.I. 74LS73 que cuenta con
dos Flip-Flop tipo JK, la señal de reloj puede ser generada por un temporizador como el LM555 la
frecuencia puede ser ajustada a gusto del diseñador, como no se va a emplear se conecta a 5V,
la entrada CLR también es activo en bajo y se emplea para poner en cero las salidas Q, en
l a opc i ón ponle un interruptor que permite realizar esta función. Se puede realizar la
simulación de este circuito en Multisim y comprobar su funcionamiento.
J
14
Q
12
CLK
1
K
3
Q
13
R
2
U1:A
7473
J1
K1
A
/A
CLK
B
/B
CLK
C
/C
J4
y
K4
CLK
J
7
Q
9
CLK
5
K
10
Q
8
R
6
U2:B
7473
D
/D
CLK
CLK
?
?
?
?
A
B
C
D
CLK
9
10
8
U3:C
7408
/A
D
1
2
4
5
6
U6:A
74HC21
/A
B
C
D
J1
1
2
13
12
U7:A
7411
/B
/C
D
K1
3
4
5
6
U7:B
7411
/A
C
D
J2
y
K2
2
3
1
U4:A
7402
1
2
3
U5:A
7432
B
C
/A
J4
y
K4
J2
y
K2
J3
y
K3
J
14
Q
12
CLK
1
K
3
Q
13
R
2
U2:A
7473
J
7
Q
9
CLK
5
K
10
Q
8
R
6
U1:B
7473
J3
y
K3

5. Contador de 0 a 9 con el uso de máquina de estado con flip-flop JK
Vamos hacer el diagrama de estados de un contador sincrónico de 0 a 9
Hacemos la tabla de estados para el contador binario de cuatro bits con Flip-Flop tipo JK.
Estado presente
Q(t)
Estado siguiente
Q(t+1)
Entradas de cada Flip Flop JK
A B C D
QA QB QC QD QA QB QC QD JA KA JB KB JC KC JD KD
0 0 0 0 0 0 0 1 0 X 0 X 0 X 1 X
0 0 0 1 0 0 1 0 0 X 0 X 1 X X 1
0 0 1 0 0 0 1 1 0 X 0 X X 0 1 X
0 0 1 1 0 1 0 0 0 X 1 X X 1 X 1
0 1 0 0 0 1 0 1 0 X X 0 0 X 1 X
0 1 0 1 0 1 1 0 0 X X 0 1 X X 1
0 1 1 0 0 1 1 1 0 X X 0 X 0 1 X
0 1 1 1 1 0 0 0 1 X X 1 X 1 X 1
1 0 0 0 1 0 0 1 X 0 0 X 0 X 1 X
1 0 0 1 0 0 0 0 X 1 0 X 0 X X 1
1 0 1 0 X X X X X X X X X X X X
1 0 1 1 X X X X X X X X X X X X
1 1 0 0 X X X X X X X X X X X X
1 1 0 1 X X X X X X X X X X X X
1 1 1 0 X X X X X X X X X X X X
1 1 1 1 X X X X X X X X X X X X

6. A continuación se realiza la simplificación de las ecuaciones de entrada para cada Flip-Flop JK.
Como se muestra a continuación.
𝐽𝐴 = 𝐵𝐶𝐷 𝐾𝐴 = 𝐷
𝐽𝐵 = 𝐶𝐷 𝐾𝐵 = 𝐶𝐷
𝐽𝐶 = 𝐴̅𝐶 , 𝐾𝐶 = 𝐷

7. 𝐽𝐷 = 1 𝐾𝐷 = 1
Las ecuaciones de estado que resultaron para este diseño son:
𝐽𝐴 = 𝐵𝐶𝐷
𝐾𝐴 = 𝐷
𝐽𝐵 = 𝐾𝐵 = 𝐶𝐷
𝐽𝐶 = 𝐴̅𝐶
𝐾𝐶 = 𝐷
𝐽𝐷 = 𝐾𝐷 = 1

8. Diagrama esquemático
J
14
Q
12
CLK
1
K
3
Q
13
R
2
U1:A
7473
J
7
Q
9
CLK
5
K
10
Q
8
R
6
U1:B
7473
J
14
Q
12
CLK
1
K
3
Q
13
R
2
U2:A
7473
J
7
Q
9
CLK
5
K
10
Q
8
R
6
U2:B
7473
1
2
13
12
U3:A
7411
CLK
1
2
3
U4:A
7408
A
7
QA
13
B
1
QB
12
C
2
QC
11
D
6
QD
10
BI/RBO
4
QE
9
RBI
5
QF
15
LT
3
QG
14
U5
7448
4
5
6
U4:B
7408
J2
y
K2
A
/A
J1
B
/B
J3
D
D
C
/C
D
/D
D
C
B
C
D
/A
D
J1
J2
y
K2
J3
D
C
B
A
CLK
CLK
CLK
CLK
CLK

9. El flip-flop tipo D
El flip-flop tipo D es un elemento de memoria que puede almacenar información en forma de un
“1” o “0” lógicos. Este flip-flop tiene una entrada D y dos salidas Q y Q. También tiene una entrada
de reloj, que en este caso, nos indica que es un FF disparado por el borde o flanco descendente
(ver el triángulo y la pequeña esfera en la entrada en los diagramas inferiores). Si el flip-flop se
disparara por el borde ascendente sólo aparecería el triángulo (no hay la pequeña esfera).
El "D flip-flop" almacenará y generará cualquier nivel lógico que se aplique a su terminal de datos
siempre que la entrada del reloj sea ALTA. Una vez que la entrada del reloj baja, las entradas
"set" y "reset" del flip-flop se mantienen en el nivel lógico "1" para que no cambie de estado y
almacene los datos que estaban presentes en su salida antes de que ocurriera la transición del
reloj. En otras palabras, la salida está "bloqueada" en la lógica "0" o lógica "1".
Tabla de verdad para el flip-flop tipo D
Tenga en cuenta que: ↓ y ↑ indican la dirección del pulso del reloj, ya que se supone que los flip-
flop tipo D son activados por el borde
Sólo tiene una entrada D, y su funcionamiento es tal, que el estado siguiente Q(t+1) es la entrada D,
independientemente del estado actual del biestable Q(t).
Puede observarse que el nuevo estado coincide siempre con la entrada D. Si lo definimos así, esto no
es un biestable, ya que no almacena ninguna información. Lo que ocurre es que este biestable no tiene
sentido como asíncrono.
El biestable D síncrono es un elemento típico de almacenamiento gobernado por la señal de reloj. La
señal lógica que haya en la entrada D, no modificará el estado Q hasta que se active la señal de reloj.
Esto constituye una memoria elemental de 1 bit, ya que el valor presente en la entrada D, queda
almacenado al llegar la señal de reloj. Para cambiar el contenido de esta celdilla de memoria, no hay
más que colocar el nuevo valor en la entrada D y activar la señal de reloj, momento en el cual el nuevo
valor queda almacenado en el biestable.

10. 1. DISEÑO DEL CONTADOR.
El contador a diseñar se plantea en la tabla 3, es un contador de tres bits, este contador iniciará
en ceros e ira incrementando hasta llegar a siete en binario posteriormente reiniciara su conteo,
esto por cada pulso de reloj que se presente en la entrada de reloj de los Flip-Flop, a
continuación se detallan los pasos para este diseño.
Paso 1. Se plantea en forma tabular los estados presentes y estados siguientes para cada Flip-
Flop y se plantean las combinaciones de entrada para el estado siguiente.
Paso 2. A continuación se realiza la simplificación de las ecuaciones de entrada para cada Flip-
Flop. Como se muestra a continuación.
𝐷1 = 𝐴̅𝐵𝐶𝐷+ 𝐴𝐵
̅𝐶̅𝐷
̅ 𝐷2 = 𝐴̅𝐵𝐶̅ + 𝐴̅𝐵𝐷
̅ + 𝐴̅𝐵
̅𝐶𝐷
𝐷2 = 𝐴̅𝐵(𝐶𝐷
̅̅̅̅) + 𝐴̅𝐵
̅𝐶𝐷
Q1 Q2 Q3 Q4 D1 D2 D3 D4
0 0 0 0 0 0 0 1
0 0 0 1 0 0 1 0
0 0 1 0 0 0 1 1
0 0 1 1 0 1 0 0
0 1 0 0 0 1 0 1
0 1 0 1 0 1 1 0
0 1 1 0 0 1 1 1
0 1 1 1 1 0 0 0
1 0 0 0 1 0 0 1
1 0 0 1 0 0 0 0

11. 𝐷3 = 𝐴̅𝐶̅𝐷 + 𝐴̅𝐶𝐷
̅ 𝐷4 = 𝐵
̅𝐶̅𝐷
̅ + 𝐴̅𝐷
̅
𝐷3 = 𝐴̅(𝐶⨁𝐷) 𝐷4 = 𝐵 + 𝐶 + 𝐷
̅̅̅̅̅̅̅̅̅̅̅̅̅ + 𝐴 + 𝐷
̅̅̅̅̅̅̅̅
Las ecuaciones de estado que resultaron para este diseño son:
𝐷1 = 𝐴̅𝐵𝐶𝐷 + 𝐴𝐵
̅𝐶̅𝐷
̅
𝐷2 = 𝐴̅𝐵(𝐶𝐷
̅̅̅̅) + 𝐴̅𝐵
̅𝐶𝐷
𝐷3 = 𝐴̅(𝐶⨁𝐷)
𝐷4 = 𝐵 + 𝐶 + 𝐷
̅̅̅̅̅̅̅̅̅̅̅̅̅ + 𝐴 + 𝐷
̅̅̅̅̅̅̅̅

12. Diagrama esquemático
D
2
Q
5
CLK
3
Q
6
S
4
R
1
U1:A
7474
D
12
Q
9
CLK
11
Q
8
S
10
R
13
U1:B
7474
A
/A
D2
CLK
D1
CLK
D
2
Q
5
CLK
3
Q
6
S
4
R
1
U2:A
7474
B
/B
D3
CLK
D4
C
CLK
/C
D
12
Q
9
CLK
11
Q
8
S
10
R
13
U2:B
7474
D
/D
CLK
CLK
4
5
6
U5:B
74HC08
1
2
4
5
6
U7:A
74HC21
9
10
8
U5:C
74HC08
C
D
/A
B
/A
/B
C
D
1
2
3
U8:A
74HC32
D2
9
10
8
U3:C
74HC86
C
D
12
13
11
U5:D
74HC08
/A
D3
5
6
4
U6:B
74HC02
4
5
6
U8:B
74HC32
C
D
8
9
10
U6:C
74HC02
B
D
A
9
10
8
U8:C
74HC32
D4
A
B
C
D
1
2
4
5
6
U4:A
74HC21
9
10
12
13
8
U4:B
74HC21
/A
B
C
D
A
/B
/C
/D
12
13
11
U8:D
74HC32
D1
1
2
3
U9:A
74HC00
A
7
QA
13
B
1
QB
12
C
2
QC
11
D
6
QD
10
BI/RBO
4
QE
9
RBI
5
QF
15
LT
3
QG
14
U10
7447

13. Contador de 0 a 9 con el uso de máquina de estado con flip-flop tipo D
Vamos hacer el diagrama de estados de un contador sincronico de 0 a 9
Hacemos la tabla de estados para el contador binario de cuatro bits con Flip-Flop tipo D.
Estado presente
Q(t)
Estado siguiente
Q(t+1)
Entradas de cada Flip
Flop tipo D
QA QB QC QD QA QB QC QD D1 D2 D3 D4
0 0 0 0 0 0 0 1 0 0 0 1
0 0 0 1 0 0 1 0 0 0 1 0
0 0 1 0 0 0 1 1 0 0 1 1
0 0 1 1 0 1 0 0 0 1 0 0
0 1 0 0 0 1 0 1 0 1 0 1
0 1 0 1 0 1 1 0 0 1 1 0
0 1 1 0 0 1 1 1 0 1 1 1
0 1 1 1 1 0 0 0 1 0 0 0
1 0 0 0 1 0 0 1 1 0 0 1
1 0 0 1 0 0 0 0 0 0 0 0
1 0 1 0 X X X X X X X X
1 0 1 1 X X X X X X X X
1 1 0 0 X X X X X X X X
1 1 0 1 X X X X X X X X
1 1 1 0 X X X X X X X X
1 1 1 1 X X X X X X X X

14. Paso 2. A continuación se realiza la simplificación de las ecuaciones de entrada para cada Flip-
Flop tipo D. Como se muestra a continuación.
𝐷1 = 𝐴𝐷
̅ + 𝐵𝐶𝐷 𝐷2 = 𝐵𝐷
̅ + 𝐵𝐶̅ + 𝐴̅𝐵
̅𝐶𝐷
𝐷2 = 𝐵(𝐶𝐷
̅̅̅̅) + 𝐴̅𝐵
̅𝐶𝐷
𝐷3 = 𝐶𝐷
̅ + 𝐴̅𝐶̅𝐷 𝐷4 = 𝐷
̅
Las ecuaciones de estado que resultaron para este diseño son:
𝐷1 = 𝐴𝐷
̅ + 𝐵𝐶𝐷
𝐷2 = 𝐵(𝐶𝐷
̅̅̅̅) + 𝐴̅𝐵
̅𝐶𝐷
𝐷3 = 𝐶𝐷
̅ + 𝐴̅𝐶̅𝐷
𝐷4 = 𝐷
̅

15. Diagrama esquemático
D
2
Q
5
CLK
3
Q
6
S
4
R
1
U1:A
7474
D
12
Q
9
CLK
11
Q
8
S
10
R
13
U1:B
7474
A
/A
D2
CLK
D1
CLK
D
2
Q
5
CLK
3
Q
6
S
4
R
1
U2:A
7474
B
/B
D3
CLK
/D
C
CLK
/C
D
12
Q
9
CLK
11
Q
8
S
10
R
13
U2:B
7474
D
/D
CLK
CLK
1
2
4
5
6
U7:A
74HC21
9
10
8
U5:C
74HC08
C
D
B
/A
/B
C
D
1
2
3
U8:A
74HC32
D2
D3
A
B
C
D
B
C
D
A
/D
12
13
11
U8:D
74HC32
D1
1
2
3
U9:A
74HC00
A
7
QA
13
B
1
QB
12
C
2
QC
11
D
6
QD
10
BI/RBO
4
QE
9
RBI
5
QF
15
LT
3
QG
14
U10
7447
1
2
3
U4:A
74HC08
1
2
13
12
U11:A
74HC11
1
2
3
U3:A
74HC08
1
2
13
12
U6:A
74HC11
4
5
6
U8:B
74HC32
C
/D
/A
/C
D

16. Contador de 0 a 9 con el código GRAY con flip flop JK
Paso 1. Se plantea en forma tabular los estados presentes y estados siguientes para cada Flip-
Flop y se plantean las combinaciones de entrada para el estado siguiente.
Paso 2. A continuación se realiza la simplificación de las ecuaciones de entrada para cada Flip-
Flop. Como se muestra a continuación.
𝐽𝐴 = 𝐵𝐶̅𝐷
̅ 𝐾𝐴 = 𝐵𝐶̅𝐷
𝐽𝐵 = 𝐴̅𝐶𝐷
̅ 𝐾𝐵 = 𝐴𝐵𝐶̅𝐷
A B C D J1 K1 J2 K2 J3 K3 J4 K4
0 0 0 0 0 X 0 X 0 X 1 X
0 0 0 1 0 X 0 X 1 X X 0
0 0 1 1 0 X 0 X X 0 X 1
0 0 1 0 0 X 1 X X 0 0 X
0 1 1 0 0 X X 0 X 0 1 X
0 1 1 1 0 X X 0 X 1 X 0
0 1 0 1 0 X X 0 0 X X 1
0 1 0 0 1 X X 0 0 X 0 X
1 1 0 0 X 0 X 0 0 X 1 X
1 1 0 1 X 1 X 1 0 X X 1

17. 𝐽𝐶 = 𝐴̅𝐵
̅𝐷 𝐾𝐶 = 𝐴̅𝐵𝐷
𝐽𝐷 = 𝐴̅𝐵
̅𝐶̅ + 𝐴𝐵𝐶̅ + 𝐴̅𝐵𝐶 𝐾𝐷 = 𝐴̅𝐵
̅𝐶 + 𝐵𝐶̅
𝐽𝐷 = (𝐴⨁𝐵
̅̅̅̅̅̅̅)𝐶̅ + 𝐴̅𝐵𝐶
Las ecuaciones de estado que resultaron para este diseño son:
𝐽𝐴 = 𝐵𝐶̅𝐷
̅
𝐾𝐴 = 𝐵𝐶̅𝐷
𝐽𝐵 = 𝐴̅𝐶𝐷
̅
𝐾𝐵 = 𝐴𝐵𝐶̅𝐷
𝐽𝐶 = 𝐴̅𝐵
̅𝐷
𝐾𝐶 = 𝐴̅𝐵𝐷
𝐽𝐷 = (𝐴⨁𝐵
̅̅̅̅̅̅̅)𝐶̅ + 𝐴̅𝐵𝐶
𝐾𝐷 = 𝐴̅𝐵
̅𝐶 + 𝐵𝐶̅

18. Diagrama esquemático
J
14
Q
12
CLK
1
K
3
Q
13
R
2
U1:A
7473
J
7
Q
9
CLK
5
K
10
Q
8
R
6
U1:B
7473
J
14
Q
12
CLK
1
K
3
Q
13
R
2 U2:A
7473
J
7
Q
9
CLK
5
K
10
Q
8
R
6
U2:B
7473
1
2
13
12
U3:A
7411
A
/A
J1
B
/B
J3
K3
K1
C
/C
D
/D
B
/C
/D
J1
CLK
CLK
CLK
CLK
J4
K4
J2
K2
3
4
5
6
U3:B
7411
B
/C
D
K1
9
10
11
8
U3:C
7411
/A
C
/D
J2
1
2
4
5
6
U4:A
74HC21
/C
D
K2
A
/A
J1
B
/B
J3
K3
K1
C
/C
D
/D
CLK
CLK
CLK
CLK
J4
K4
J2
K2
A
B
J3
/A
/B
D
/A
C
/A
B
D
K3
CLK
CLK
1
2
13
12
U5:A
7411
3
4
5
6
U5:B
7411
1
2
3
U8:A
7408
/C
A
B
4
5
6
U8:B
7408
1
2
3
U9:A
7432
/A
/B
C
B
/C
9
10
11
8
U5:C
7411
K4
A
?
?
B
C
?
?
D
1
2
13
12
U10:A
7411
/A
B
C
4
5
6
U9:B
7432
J4
1
2
3
U6:A
74HC266

19. Contador de 0 a 9 con código GRAY con flip-flop tipo D
Paso 1. Se plantea en forma tabular los estados presentes y estados siguientes para cada Flip-
Flop y se plantean las combinaciones de entrada para el estado siguiente.
Paso 2. A continuación se realiza la simplificación de las ecuaciones de entrada para cada Flip-
Flop tipo D. Como se muestra a continuación.
𝐷1 = 𝐵𝐶̅𝐷
̅ 𝐷2 = 𝐵𝐶̅𝐷
̅ + 𝐴̅𝐶𝐷
̅ + 𝐴̅𝐵
𝐷2 = 𝐵(𝐶 + 𝐷
̅̅̅̅̅̅̅̅ + 𝐴̅) + 𝐴̅𝐶𝐷
̅
𝐷3 = 𝐴̅𝐵
̅𝐷 + 𝐴̅𝐶𝐷
̅ 𝐷4 = 𝐴̅𝐵𝐶 + 𝐴̅𝐵
̅𝐶̅ + 𝐴𝐵𝐶̅𝐷
̅
𝐷3 = 𝐴̅(𝐵
̅𝐷 + 𝐶𝐷
̅) 𝐷4 = 𝐴̅(𝐵⨁𝐶
̅̅̅̅̅̅̅)+ 𝐴𝐵𝐶̅𝐷
̅
Q1 Q2 Q3 Q4 D1 D2 D3 D4
0 0 0 0 0 0 0 1
0 0 0 1 0 0 1 1
0 0 1 1 0 0 1 0
0 0 1 0 0 1 1 0
0 1 1 0 0 1 1 1
0 1 1 1 0 1 0 1
0 1 0 1 0 1 0 0
0 1 0 0 1 1 0 0
1 1 0 0 1 1 0 1
1 1 0 1 0 0 0 0

20. Las ecuaciones de estado que resultaron para este diseño son:
𝐷1 = 𝐵𝐶̅𝐷
̅
𝐷2 = 𝐵(𝐶 + 𝐷
̅̅̅̅̅̅̅̅ + 𝐴̅)+ 𝐴̅𝐶𝐷
̅
𝐷3 = 𝐴̅(𝐵
̅𝐷 + 𝐶𝐷
̅)
𝐷4 = 𝐴̅(𝐵⨁𝐶
̅̅̅̅̅̅̅) + 𝐴𝐵𝐶̅𝐷
̅

21. Diagrama esquemático
D
2
Q
5
CLK
3
Q
6
S
4
R
1
U1:A
7474
D
12
Q
9
CLK
11
Q
8 S
10
R
13
U1:B
7474
A
/A
D2
CLK
D1
CLK
D
2
Q
5
CLK
3
Q
6
S
4
R
1
U2:A
7474
B
/B
D3
CLK
D4
C
CLK
/C
D
12
Q
9
CLK
11
Q
8
S
10
R
13
U2:B
7474
D
/D
CLK
CLK
1
2
3
U8:A
74HC32
D2
B
/C
/D
D1
1
2
13
12
U11:A
74HC11
2
3
1
U4:A
74HC02
1
2
3
U5:A
74HC32
4
5
6
U3:B
74HC08
3
4
5
6
U6:B
74HC11
C
D
/A
B
/A
C
/D
1
2
3
U3:A
74HC08
9
10
8
U3:C
74HC08
4
5
6
U5:B
74HC32
12
13
11
U3:D
74HC08
D
C
/D
/B
/A
D3
1
2
3
U10:A
74HC08
1
2
4
5
6
U12:A
74HC21
9
10
8
U5:C
74HC32
D4
B
C
A
B
/C
/D
/A
?
A
?
B
?
C
?
D
1
2
3
U7:A
74HC266

22. Contador de 0 a 9 con código GRAY con el uso de máquina de estados con flip-
flop JK
Vamos hacer el diagrama de estados de un contador sincrónico de 0 a 9 con el código GRAY

23. Hacemos la tabla de estados para el contador binario de cuatro bits con Flip-Flop tipo JK.
Estado presente
Q(t)
Estado siguiente
Q(t+1)
Entradas de cada Flip Flop JK
A B C D
QA QB QC QD QA QB QC QD JA KA JB KB JC KC JD KD
0 0 0 0 0 0 0 1 0 X 0 X 0 X 1 X
0 0 0 1 0 0 1 1 0 X 0 X 1 X X 0
0 0 1 1 0 0 1 0 0 X 0 X X 0 X 1
0 0 1 0 0 1 1 0 0 X 1 X X 0 0 X
0 1 1 0 0 1 1 1 0 X X 0 X 0 1 X
0 1 1 1 0 1 0 1 0 X X 0 X 1 X 0
0 1 0 1 0 1 0 0 0 X X 0 0 X X 1
0 1 0 0 1 1 0 0 1 X X 0 0 X 0 X
1 1 0 0 1 1 0 1 X 0 X 0 0 X 1 X
1 1 0 1 0 0 0 0 X 1 X 1 0 X X 1
1 1 1 1 X X X X X X X X X X X X
1 1 1 0 X X X X X X X X X X X X
1 0 1 0 X X X X X X X X X X X X
1 0 1 1 X X X X X X X X X X X X
1 0 0 1 X X X X X X X X X X X X
1 0 0 0 X X X X X X X X X X X X

24. Paso 2. A continuación se realiza la simplificación de las ecuaciones de entrada para cada Flip-
Flop tipo JK. Como se muestra a continuación.
𝐽𝐴 = 𝐵𝐶̅𝐷
̅ 𝐾𝐴 = 𝐷
𝐽𝐵 = 𝐶𝐷
̅ 𝐾𝐵 = 𝐴𝐷
𝐽𝐶 = 𝐵
̅𝐷 𝐾𝐶 = 𝐵𝐷

25. 𝐽𝐷 = 𝐴 + 𝐵𝐶 + 𝐵
̅𝐶̅ = 𝐴 + (𝐵⨁𝐶
̅̅̅̅̅̅̅) 𝐾𝐷 = 𝐵𝐶̅ + 𝐵
̅𝐶 = (𝐵⨁𝐶)
Las ecuaciones de estado que resultaron para este diseño son:
𝐽𝐴 = 𝐵𝐶̅𝐷
̅
𝐾𝐴 = 𝐷
𝐽𝐵 = 𝐶𝐷
̅
𝐾𝐵 = 𝐴𝐷
𝐽𝐶 = 𝐵
̅𝐷
𝐾𝐶 = 𝐵𝐷
𝐽𝐷 = 𝐴 + 𝐵 ⊕ 𝐶
̅̅̅̅̅̅̅̅
𝐾𝐷 = 𝐵 ⊕ 𝐶

26. Diagrama esquemático
J
14
Q
12
CLK
1
K
3
Q
13
R
2
U1:A
7473
J1
D
A
/A
CLK
B
/B
CLK
C
/C
J4
CLK
J
7
Q
9
CLK
5
K
10
Q
8
R
6
U2:B
7473
D
/D
CLK
CLK
?
?
?
?
A
B
C
D
CLK
9
10
8
U3:C
7408
C
/D
1
2
13
12
U7:A
7411
B
/C
/D
J1
J
14
Q
12
CLK
1
K
3
Q
13
R
2
U2:A
7473
J
7
Q
9
CLK
5
K
10
Q
8
R
6
U1:B
7473
J2
J2
K2
1
2
3
U3:A
7408
A
D
K2
4
5
6
U3:B
7408
/B
D
J3
12
13
11
U3:D
7408
B
D
K3
1
2
3
U5:A
7432
A
B
C
J4
J3
K3
K4
4
5
6
U4:B
74HC86
K4
B
C
1
2
3
U6:A
74HC266

27. Contador de 0 a 9 con código GRAY con el uso de máquina de estados con flip-
flop D
Vamos hacer el diagrama de estados de un contador sincrónico de 0 a 9 con el código GRAY

28. Hacemos la tabla de estados para el contador binario de cuatro bits con Flip-Flop tipo D.
Estado presente
Q(t)
Estado siguiente
Q(t+1)
Entradas de cada Flip
Flop tipo D
QA QB QC QD QA QB QC QD D1 D2 D3 D4
0 0 0 0 0 0 0 1 0 0 0 1
0 0 0 1 0 0 1 1 0 0 1 1
0 0 1 1 0 0 1 0 0 0 1 0
0 0 1 0 0 1 1 0 0 1 1 0
0 1 1 0 0 1 1 1 0 1 1 1
0 1 1 1 0 1 0 1 0 1 0 1
0 1 0 1 0 1 0 0 0 1 0 0
0 1 0 0 1 1 0 0 1 1 0 0
1 1 0 0 1 1 0 1 1 1 0 1
1 1 0 1 0 0 0 0 0 0 0 0
1 1 1 1 X X X X X X X X
1 1 1 0 X X X X X X X X
1 0 1 0 X X X X X X X X
1 0 1 1 X X X X X X X X
1 0 0 1 X X X X X X X X
1 0 0 0 X X X X X X X X
Paso 2. A continuación se realiza la simplificación de las ecuaciones de entrada para cada Flip-
Flop tipo D. Como se muestra a continuación.
𝐷1 = 𝐵𝐶̅𝐷
̅ 𝐷2 = 𝐴̅𝐵+ 𝐶𝐷
̅ + 𝐴𝐷
̅ = 𝐴̅𝐵 + 𝐷
̅(𝐴 + 𝐶)

29. 𝐷3 = 𝐵
̅𝐷 + 𝐶𝐷
̅ 𝐷4 = 𝐵
̅𝐶̅ + 𝐴𝐷
̅ + 𝐵𝐶 = 𝐴𝐷
̅ + 𝐵⨁𝐶
̅̅̅̅̅̅̅
Las ecuaciones de estado que resultaron para este diseño son:
𝐷1 = 𝐵𝐶̅𝐷
̅
𝐷2 = 𝐴̅𝐵+ 𝐷
̅(𝐴 + 𝐶)
𝐷3 = 𝐵
̅𝐷 + 𝐶𝐷
̅
𝐷4 = 𝐴𝐷
̅ + 𝐵⨁𝐶
̅̅̅̅̅̅̅

30. Diagrama esquemático
D
2
Q
5
CLK
3
Q
6
S
4
R
1
U1:A
7474
D
12
Q
9
CLK
11
Q
8
S
10
R
13
U1:B
7474
A
/A
D2
CLK
D1
CLK
D
2
Q
5
CLK
3
Q
6
S
4
R
1
U2:A
7474
B
/B
D3
CLK
D4
C
CLK
/C
D
12
Q
9
CLK
11
Q
8
S
10
R
13
U2:B
7474
D
/D
CLK
CLK
1
2
3
U8:A
74HC32
D2
B
/C
/D
D1
1
2
13
12
U11:A
74HC11
1
2
3
U5:A
74HC32
4
5
6
U3:B
74HC08
C
A
/D
/A
B
1
2
3
U3:A
74HC08
9
10
8
U3:C
74HC08
4
5
6
U5:B
74HC32
D
C
/D
/B
D3
1
2
3
U10:A
74HC08
9
10
8
U5:C
74HC32
D4
B
C
A
/D
?
A
?
B
?
C
?
D
1
2
3
U7:A
74HC266
R1
10k
1
2
3
U4:A
74HC08

31. Contador de 0 a 15 con flip-flop JK.
Paso 1. Se plantea en forma tabular los estados presentes y estados siguientes para cada Flip-
Flop y se plantean las combinaciones de entrada para el estado siguiente.
Paso 2. A continuación se realiza la simplificación de las ecuaciones de entrada para cada Flip-
Flop tipo D. Como se muestra a continuación.
𝐽𝐴 = 𝐵𝐶𝐷 𝐾𝐴 = 𝐵𝐶𝐷
Q1 Q2 Q3 Q4 J1 K1 J2 K2 J3 K3 J4 K4
0 0 0 0 0 X 0 X 0 X 1 X
0 0 0 1 0 X 0 X 1 X X 1
0 0 1 0 0 X 0 X X 0 1 X
0 0 1 1 0 X 1 X X 1 X 1
0 1 0 0 0 X X 0 0 X 1 X
0 1 0 1 0 X X 0 1 X X 1
0 1 1 0 0 X X 0 X 0 1 X
0 1 1 1 1 X X 1 X 1 X 1
1 0 0 0 X 0 0 X 0 X 1 X
1 0 0 1 X 0 0 X 1 X X 1
1 0 1 0 X 0 0 X X 0 1 X
1 0 1 1 X 0 1 X X 1 X 1
1 1 0 0 X 0 X 0 0 X 1 X
1 1 0 1 X 0 X 0 1 X X 1
1 1 1 0 X 0 X 0 X 0 1 X
1 1 1 1 X 1 X 1 X 1 X 1

32. 𝐽𝐵 = 𝐶𝐷 𝐾𝐵 = 𝐶𝐷
𝐽𝐶 = 𝐷 𝐾𝐶 = 𝐷
𝐽𝐷 = 1 𝐾𝐷 = 1
Las ecuaciones de estado que resultaron para este diseño son:
𝐽𝐴 = 𝐾𝐴 = 𝐵𝐶𝐷
𝐽𝐵 = 𝐾𝐵 = 𝐶𝐷
𝐽𝐶 = 𝐾𝐶 = 𝐷
𝐽𝐷 = 𝐾𝐷 = 1

33. Diagrama esquemático
J
14
Q
12
CLK
1
K
3
Q
13
R
2
U1:A
7473
J1
y
K1
A
/A
CLK
B
/B
CLK
C
/C
CLK
J
7
Q
9
CLK
5
K
10
Q
8
R
6
U2:B
7473
D
/D
CLK
CLK
?
?
?
?
A
B
C
D
CLK
9
10
8
U3:C
7408
C
D
1
2
13
12
U7:A
7411
B
C
D
J1
y
K1
J
14
Q
12
CLK
1
K
3
Q
13
R
2
U2:A
7473
J
7
Q
9
CLK
5
K
10
Q
8
R
6
U1:B
7473
J2
y
K2
J2
y
K2
D

34. Contador de 0 a 15 con flip-flop tipo D.
Paso 1. Se plantea en forma tabular los estados presentes y estados siguientes para cada Flip-
Flop y se plantean las combinaciones de entrada para el estado siguiente.
Paso 2. A continuación se realiza la simplificación de las ecuaciones de entrada para cada Flip-
Flop tipo D. Como se muestra a continuación.
𝐷1 = 𝐴𝐶̅ + 𝐴𝐵
̅ + 𝐴𝐷
̅ + 𝐴̅𝐵𝐶𝐷 𝐷2 = 𝐵
̅𝐶𝐷 + 𝐵𝐷
̅ + 𝐵𝐶̅ = 𝐵
̅𝐶𝐷 + 𝐵(𝐶𝐷
̅̅̅̅)
𝐷1 = 𝐴(𝐶𝐵𝐷
̅̅̅̅̅̅) + 𝐴̅𝐵𝐶𝐷
Q1 Q2 Q3 Q4 D1 D2 D3 D4
0 0 0 0 0 0 0 1
0 0 0 1 0 0 1 0
0 0 1 0 0 0 1 1
0 0 1 1 0 1 0 0
0 1 0 0 0 1 0 1
0 1 0 1 0 1 1 0
0 1 1 0 0 1 1 1
0 1 1 1 1 0 0 0
1 0 0 0 1 0 0 1
1 0 0 1 1 0 1 0
1 0 1 0 1 0 1 1
1 0 1 1 1 1 0 0
1 1 0 0 1 1 0 1
1 1 0 1 1 1 1 0
1 1 1 0 1 1 1 1
1 1 1 1 0 0 0 0

35. 𝐷3 = 𝐶̅𝐷 + 𝐶𝐷
̅ = 𝐶⨁𝐷 𝐷4 = 𝐷
̅
Las ecuaciones de estado que resultaron para este diseño son:
𝐷1 = 𝐴(𝐶𝐵𝐷
̅̅̅̅̅̅) + 𝐴̅𝐵𝐶𝐷
𝐷2 = 𝐵
̅𝐶𝐷 + 𝐵(𝐶𝐷
̅̅̅̅)
𝐷3 = 𝐶⨁𝐷
𝐷4 = 𝐷
̅

36. Diagrama esquemático
D
2
Q
5
CLK
3
Q
6
S
4
R
1
U1:A
7474
D
12
Q
9
CLK
11
Q
8
S
10
R
13
U1:B
7474
A
/A
D2
CLK
D1
CLK
D
2
Q
5
CLK
3
Q
6
S
4
R
1
U2:A
7474
B
/B
D3
CLK
/D
C
CLK
/C
D
12
Q
9
CLK
11
Q
8
S
10
R
13
U2:B
7474
D
/D
CLK
CLK
D2
D1
D3
?
A
?
B
?
C
?
D
1
2
3
U4:A
74HC00
D
B
C
A
1
2
3
U3:A
74HC08
4
5
6
U3:B
74HC08
1
2
13
12
U5:A
74HC11
4
5
6
U4:B
74HC00
9
10
8
U3:C
74HC08
1
2
3
U6:A
74HC32
/B
C
D
C
D
B
1
2
3
U7:A
74HC86
C
D
1
2
4
5
6
U8:A
74HC21
/A
B
C
D
4
5
6
U6:B
74HC32

37. Contador de 0 a 15 con el código GRAY utilizando con flip flop tipo JK
Paso 1. Se plantea en forma tabular los estados presentes y estados siguientes para cada Flip-
Flop y se plantean las combinaciones de entrada para el estado siguiente.
Paso 2. A continuación se realiza la simplificación de las ecuaciones de entrada para cada Flip-
Flop tipo JK. Como se muestra a continuación.
𝐽𝐴 = 𝐵𝐶̅𝐷
̅ 𝐾𝐴 = 𝐵
̅𝐶̅𝐷
̅ = 𝐵 + 𝐶 + 𝐷
̅̅̅̅̅̅̅̅̅̅̅̅̅
Q1 Q2 Q3 Q4 J1 K1 J2 K2 J3 K3 J4 K4
0 0 0 0 0 X 0 X 0 X 1 X
0 0 0 1 0 X 0 X 1 X X 0
0 0 1 1 0 X 0 X X 0 X 1
0 0 1 0 0 X 1 X X 0 0 X
0 1 1 0 0 X X 0 X 0 1 X
0 1 1 1 0 X X 0 X 1 X 0
0 1 0 1 0 X X 0 0 X X 1
0 1 0 0 1 X X 0 0 X 0 X
1 1 0 0 X 0 X 0 0 X 1 X
1 1 0 1 X 0 X 0 1 X X 0
1 1 1 1 X 0 X 0 X 0 X 1
1 1 1 0 X 0 X 1 X 0 0 X
1 0 1 0 X 0 0 X X 0 1 X
1 0 1 1 X 0 0 X X 1 X 0
1 0 0 1 X 0 0 X 0 X X 1
1 0 0 0 X 1 0 X 0 X 0 X

38. 𝐽𝐵 = 𝐴̅𝐶𝐷
̅ 𝐾𝐵 = 𝐴𝐶𝐷
̅
𝐽𝐶 = 𝐴̅𝐵
̅𝐷 + 𝐴𝐵𝐷 = (𝐴⨁𝐵
̅̅̅̅̅̅̅)𝐷 𝐾𝐶 = 𝐴̅𝐵𝐷 + 𝐴𝐵
̅𝐷 = (𝐴⨁𝐵)𝐷
𝐽𝐷 = 𝐴̅𝐵
̅𝐶̅ + 𝐴̅𝐵𝐶 + 𝐴𝐵𝐶̅ + 𝐴𝐵
̅𝐶 𝐾𝐷 = 𝐴̅𝐵
̅𝐶 + 𝐴̅𝐵𝐶̅ + 𝐴𝐵𝐶 + 𝐴𝐵
̅𝐶̅
𝐽𝐷 = (𝐴⨁𝐵
̅̅̅̅̅̅̅)𝐶̅ + (𝐴⨁𝐵)𝐶 𝐾𝐷 = (𝐴⨁𝐵
̅̅̅̅̅̅̅)𝐶 + (𝐴⨁𝐵)𝐶̅
Las ecuaciones de estado que resultaron para este diseño son:
𝐽𝐴 = 𝐵𝐶̅𝐷
̅
𝐾𝐴 = 𝐵 + 𝐶 + 𝐷
̅̅̅̅̅̅̅̅̅̅̅̅̅
𝐽𝐵 = 𝐴̅𝐶𝐷
̅
𝐾𝐵 = 𝐴𝐶𝐷
̅
𝐽𝐶 = (𝐴 ⊕ 𝐵
̅̅̅̅̅̅̅̅)𝐷
𝐾𝐶 = (𝐴⨁𝐵)𝐷
𝐽𝐷 = (𝐴⨁𝐵
̅̅̅̅̅̅̅)𝐶̅ + (𝐴⨁𝐵)𝐶
𝐾𝐷 = (𝐴⨁𝐵
̅̅̅̅̅̅̅)𝐶 + (𝐴⨁𝐵)𝐶̅

39. Diagrama esquemático
J
14
Q
12
CLK
1
K
3
Q
13
R
2
U1:A
7473
J1
A
/A
CLK
B
/B
CLK
C
/C
CLK
J
7
Q
9
CLK
5
K
10
Q
8
R
6
U2:B
7473
D
/D
CLK
CLK
?
?
?
?
A
B
C
D
CLK
1
2
13
12
U7:A
7411
B
/C
/D
J1
J
14
Q
12
CLK
1
K
3
Q
13
R
2
U2:A
7473
J
7
Q
9
CLK
5
K
10
Q
8
R
6
U1:B
7473
J2
J3
K1
K2
K3
J4
K4
1
2
3
U3:A
7432
2
3
1
U4:A
74HC02
B
C
D
K1
1
2
13
12
U5:A
7411
/A
C
/D
J2
3
4
5
6
U5:B
7411
A
C
/D
K2
1
2
3
U6:A
74HC266
A
B
1
2
3
U8:A
7408
R1
10k
D
J3
1
2
3
U9:A
74HC86
A
B
4
5
6
U8:B
7408
D
K3
5
6
4
U6:B
74HC266
9
10
8
U8:C
7408
4
5
6
U9:B
74HC86
12
13
11
U8:D
7408
/C
B
A
A
B
C
4
5
6
U3:B
7432
J4
R2
10k
8
9
10
U6:C
74HC266
1
2
3
U11:A
74HC86
4
5
6
U10:B
7408
C
B
A
A
B
/C
1
2
3
U12:A
7432
K4
R3
10k
1
2
3
U10:A
7408

40. Contador de 0 a 15 con el código GRAY utilizando con flip flop tipo D
Paso 1. Se plantea en forma tabular los estados presentes y estados siguientes para cada Flip-
Flop y se plantean las combinaciones de entrada para el estado siguiente.
Paso 2. A continuación se realiza la simplificación de las ecuaciones de entrada para cada Flip-
Flop tipo D. Como se muestra a continuación.
𝐷1 = 𝐵𝐶̅𝐷
̅ + 𝐴𝐷 + 𝐴𝐶 = (𝐶 + 𝐷)𝐴 + 𝐵𝐶̅𝐷
̅ 𝐷2 = 𝐴̅𝐶𝐷
̅ + 𝐵𝐶̅ + 𝐵𝐷 = (𝐶̅ + 𝐷)𝐵 + 𝐴̅𝐶𝐷
̅
Q1 Q2 Q3 Q4 D1 D2 D3 D4
0 0 0 0 0 0 0 1
0 0 0 1 0 0 1 1
0 0 1 1 0 0 1 0
0 0 1 0 0 1 1 0
0 1 1 0 0 1 1 1
0 1 1 1 0 1 0 1
0 1 0 1 0 1 0 0
0 1 0 0 1 1 0 0
1 1 0 0 1 1 0 1
1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 0
1 1 1 0 1 0 1 0
1 0 1 0 1 0 1 1
1 0 1 1 1 0 0 1
1 0 0 1 1 0 0 0
1 0 0 0 0 0 0 0

41. 𝐷3 = 𝐴̅𝐵
̅𝐷 + 𝐴𝐵𝐷 + 𝐶𝐷
̅ = (𝐴⨁𝐵
̅̅̅̅̅̅̅)𝐷 + 𝐶𝐷
̅ 𝐷4 = 𝐴̅𝐵
̅𝐶̅ + 𝐴̅𝐵𝐶 + 𝐴𝐵𝐶̅ + 𝐴𝐵
̅𝐶
𝐷4 = (𝐴⨁𝐵
̅̅̅̅̅̅̅)𝐶̅ + (𝐴⨁𝐵)𝐶
Las ecuaciones de estado que resultaron para este diseño son:
𝐷1 = (𝐶 + 𝐷)𝐴 + 𝐵𝐶̅𝐷
̅
𝐷2 = (𝐶̅ + 𝐷)𝐵 + 𝐴̅𝐶𝐷
̅
𝐷3 = (𝐴⨁𝐵
̅̅̅̅̅̅̅)𝐷 + 𝐶𝐷
̅
𝐷4 = (𝐴⨁𝐵
̅̅̅̅̅̅̅)𝐶̅ + (𝐴⨁𝐵)𝐶

42. Diagrama esquemático
D
2
Q
5
CLK
3
Q
6
S
4
R
1
U1:A
7474
D
12
Q
9
CLK
11
Q
8
S
10
R
13
U1:B
7474
A
/A
D2
CLK
D1
CLK
D
2
Q
5
CLK
3
Q
6
S
4
R
1
U2:A
7474
B
/B
D3
CLK
D4
C
CLK
/C
D
12
Q
9
CLK
11
Q
8
S
10
R
13
U2:B
7474
D
/D
CLK
CLK
D2
D1
?
A
?
B
?
C
?
D
D
C
1
2
13
12
U5:A
74HC11
9
10
8
U3:C
74HC08
1
2
3
U6:A
74HC32
/A
C
/D
/C
D
B
A
B
/C
/D
4
5
6
U6:B
74HC32
9
10
8
U6:C
74HC32
1
2
3
U3:A
74HC08
3
4
5
6
U5:B
74HC11
1
2
3
U4:A
74HC32
1
2
3
U7:A
74HC266
9
10
8
U8:C
7408
4
5
6
U9:B
74HC86
12
13
11
U8:D
7408
/C
B
A
A
B
C
1
2
3
U10:A
7432
D4
R2
10k
5
6
4
U7:B
74HC266
4
5
6
U3:B
74HC08
R1
10k
12
13
11
U3:D
74HC08
4
5
6
U4:B
74HC32
D
B
A
C
/D
D3

43. 2. Conclusiones
Los sistemas digitales en la actualidad son muy empleados y para aplicaciones específicas es
necesario realizar el diseño de estos circuitos, el procedimiento de diseño de los circuitos
contadores son muy parecidos y empleando la misma lógica se puede extender a contadores
de cualquier cantidad de bits

44. 3. Bibliografía.
[1] M. Morris Mano “Diseño Digital” 3 edición Pearson. Cap.6 Pág. 217. México 2003.
[2] Ronald J. Tooci, Neal S. Widmer, Gregory L. Moss “Sistemas Digitales Principios y
Aplicaciones” 10 edición Pearson. México 2007.
[3] Norman Balabanian, Bradley Carlson “Principios de Diseño lógico Digital” 1 edición CECSA.
México 2002.