RANGKAIAN WATER LEVEL MONITORING Untuk memenuhi tugas mata kuliah “Aljabar Boolean dan Rangkaian Logika”

1. RANGKAIAN WATER LEVEL MONITORING
Untuk memenuhi tugas mata kuliah “Aljabar Boolean dan Rangkaian Logika”
Disusun Oleh :
Zufar Dhiyaulhaq ( NIM 1101164217 )
PROGRAM STUDI S1 TEKNIK TELEKOMUNIKASI
FAKULTAS TEKNIK ELEKTRO
UNIVERSITAS TELKOM
BANDUNG
2017

2. i
KATA PENGANTAR
Syukur Alhamdulillah saya ucapkan kehadirat Allah SWT. Atas limpahan rahmat dan
karunia-Nya sehingga saya dapat menyelesaikan laporan ini. Adapun tujuan dari
penyusunan laporan ini adalah salah satu syarat yang harus dipenuhi untuk mengikuti
UAS di Universitas Telkom.
Dengan terselesaikannya laporan ini, saya ingin menyampaikan terima kasih
semua pihak yang telah membantu dalam penyusunannya terutama kepada :
1. Bapak Dharu Arseno, S.T., M.T. Selaku dosen.
2. Laboratorium Teknik Digital yang telah mengenalkan lebih dalam tentang
VHDL.
3. Teman-teman dan semua pihak yang telah membantu di dalam proses
penyusunan laporan ini.
Semoga segala bantuan dan pengorbanannya mendapatkan balasan yang setimpal
dari Allah SWT, Amin. Akhirnya, saya berharap semoga dapat bermanfaat bagi semua
pihak.
Bandung 15 November, 2017
Penyusun

3. ii
DAFTAR ISI
KATA PENGANTAR...........................................................................................................i
DAFTAR ISI........................................................................................................................ii
DESKRIPSI RANGKAIAN............................................................................................... 1
PROGRAM VHDL..............................................................................................................4
GAMBAR RANGKAIAN..................................................................................................5
HASIL SIMULASI..............................................................................................................5
LAMPIRAN.........................................................................................................................8

4. 1
DESKRIPSI RANGKAIAN
Program Rangkaian Water Level Monitoring adalah sebuah program yang
bertujuan untuk memonitor ketinggian air di sungai ataupun bendungan.
Program ini memiliki tiga masukan yaitu berupa bit-bit yang berasal dari sensor
yang sudah dipasang di bendungan ataupun sungai. Program ini akan memproses
masukan tersebut sedemikian rupa sehingga dapat menghasilkan bit-bit keluaran yang
dapat menyalakan lampu monitoring, mengirimkan pemberitahuan berupa SMS dan
juga menyalakan alarm tanda bahaya.
Jika sensor sudah mendeteksi bahwa air mencapai level tertentu, maka program
akan menyalakan lampu sebagai pemberitahuannya. Program ini mempunyai tiga
level pendeteksian, yaitu :
1. Level satu, merupakan level yang menandakan bahwa ketinggian air normal.
2. Level dua, level yang menandakan bahwa ketinggian air melebihi standar
keamanan, dan dapat dilakukan pemantauan secara intensif.
3. Level tiga, level yang menandakan bahwa harus segera dilakukan penanganan
dan evakuasi daerah sekitar.

5. 2
Selain lampu, program akan mengirimkan SMS yang berupa SMS penanda
bahaya (warning sms) dan SMS untuk melakukan evakuasi (danger sms) dan
membunyikan alarm.
Deskripsi Lampu :
1. Lampu merah sebagai penanda bahaya.
2. Lampu kuning sebagai peringatan.
3. Lampu hijau sebagai penanda aman.
Tabel Kebenaran
K-MAP Keluaran
lamp_green
y=A'B'+A'C'
lamp_yellow
y = AB' + AC' + A'BC
Input Output
level_3 level_2 level_1 lamp_green lamp_yellow Lamp_red Alarm sms_danger sms_warning
0 0 0 1 0 0 0 0 0
0 0 1 1 0 0 0 0 0
0 1 0 1 0 0 0 0 0
0 1 1 0 1 0 0 0 1
1 0 0 0 1 0 0 0 0
1 0 1 0 1 0 0 0 0
1 1 0 0 1 0 0 0 0
1 1 1 0 0 1 1 1 0

6. 3
lamp_red alarm
y= ABC y= ABC
sms_danger sms_warning
y= ABC y= A’BC
Catatan :
1. A merupakan level 3
2. B merupakan level 2
3. C merupakan level 1

7. 4
PROGRAM VHDL
library ieee;
use ieee.std_logic_1164.all;
entity water_level is
port (
level_1 : in std_logic;
level_2 : in std_logic;
level_3 : in std_logic;
lamp_green : out std_logic;
lamp_yellow : out std_logic;
lamp_red : out std_logic;
alarm : out std_logic;
sms_danger : out std_logic;
sms_warning : out std_logic
);
end water_level;
architecture program of water_level is
begin
lamp_red <= level_1 and level_2 and level_3;
alarm <= level_1 and level_2 and level_3;
sms_danger <= level_1 and level_2 and level_3;
lamp_yellow <= (level_3 and not level_2) or (level_3 and not level_1) or (not
level_3 and level_2 and level_1);
lamp_green <= (not level_3 and not level_2) or (not level_3 and not level_1);
sms_warning <= level_1 and level_2 and not level_3;
end program;

8. 5
GAMBAR RANGKAIAN
Gambar rangkaian ini didapatkan dengan menggunakan perangkat lunak Quartus
II. Untuk mendapatkan gambar rangkaian ini, Compile terlebih dahulu program yang
sudah dibuat, lalu pergi ke menu Tools > Netlist Viewers > RTL Viewer.
HASIL SIMULASI
Hasil simulasi ini didapatkan dengan menggunakan perangkat lunak Quartus II.
Input yang dimasukan adalah input dari sensor. Untuk menjalankan simulasi, program
harus terlebih dahulu di compile. Lalu buat file baru dengan File > New > University
Program VWF.

9. 6
Lalu tambahkan node yang berupa input dan outputnya dengan pergi kemenu
Edit > Insert > Insert node or bus.
Pada Node Finder, pilih list lalu masukan semua nodenya.
atur inputnya terlebih dahulu. Input akan diatur sehingga memenuhi semua tabel
kebenaran yang telah dibuat.

10. 7
Jika sudah, lakukan simulasi dengan Simulation > Run Fungtional Simulation.
Maka hasil simulasi akan keluar untuk semua outputnya.
Hasil simulasi akan sama dengan tabel kebenaran yang sudah dibuat, contohnya
adalah lampu hijau (lamp_green) akan menyala jika sensor tidak mendeteksi air,
ataupun sensor mendeteksi air pada sensor level 1 ataupun hanya level 2.

11. 8
LAMPIRAN
Jenis Tipe Data VHDL
VHDL mempunyai beberapa standar tipe data. Tipe data ini terbagi menjadi tipe
data predefined dan tipe data buatan standar.
Tipe data predefined adalah tipe predefined adalah tipe data yang sudah ada
didalam bahasa VHDL. Contoh data tipe data ini adalah BIT, BOOLEAN, dan
INTEGER.
BIT Tipe data bit adalah tipe data yang hanya berisi dua angka, yaitu
0 dan 1.
Contoh :
signal BitSig : bit;
BitSig1 <= '1';
BOOLEAN Tipe data boolean adalah tipe data yang hanya berisi dua kata,
yaitu false dan true.
Contoh :
signal CondSup : boolean;
CondSup <= true;
INTEGER Tipe data integer pada VHDL adalah tipe data yang berisi angka
integer dengan jarak tertentu.
Contoh :
type Voltage_Level is range 0 to 5;
Tipe data buatan standar adalah tipe data yang dibuat atau didefinisikan pada
standar tertentu. Contohnya STD_LOGIC ataupun STD_LOGIC_VECTOR yang
merupakan tipe data standar IEEE yang didefinisikan pada library
STD_LOGIC_1164.