Dokumen ini adalah kuliah dasar tentang sistem digital yang mencakup perancangan logika digital, sistem bilangan, dan pengkodean biner. Ini memberikan penjelasan mengenai berbagai jenis sistem bilangan, konversi antara sistem, dan penggunaan komplemen dalam perhitungan aritmatika digital. Mata kuliah ini penting untuk program studi teknik elektro dan terkait dengan berbagai mata kuliah lanjutan di bidang teknik elektronika dan telekomunikasi.

1. Deddy Susilo, S.T.
61546
Fakultas Teknik Elektro dan Komputer
Universitas Kristen Satya Wacana
Salatiga

2. BASIC DIGITAL
INTRODUCTION
LECTURE 1

3. Deskripsi
 Mata
kuliah dasar bagi program studi
Teknik Elektro konsentrasi Teknik
Elektronika dan Teknik Telekomunikasi
dan Sistem Komputer.
 Menguraikan penurunan dan
penyederhanaan fungsi logika digital
sampai kepada perancangan sistem
digital baik kombinasional maupun
sekuensial
3

4.  Prasyarat
: Elektronika 1
 Menunjang beberapa mata kuliah lanjut
- Mikroprosesor, AOK, Sistem Digital,
Praktikum Digital, Mikrokontroler dan PLC,
Dasar Sistem Telekomunikasi, Kinerja
Sistem Telekomunikasi, Embedded, ALD,
dlsb. (Hampir semua matakuliah di TE dan
SISKOM)
4

5. Bahan Bacaan




1. Roth, Jr, Charles H.,: "Fundamentals of Logic Design",
West publishing Com-pany, St.Paul, 6th Ed., 2010.
2. Mano, M. Moris,: "Digital Logic and Computer
Design", Prentice Hall, Inc., Englewood Cliffs, NJ, 1979.
3. Kline, Raymond M.,"Structured Digital Design
including MSI/LSI Compo-nents and Microprocessors",
Prentice Hall, Inc., Englewood Cliffs, NJ, 1983.
4. Bartee, Thomas C.,: "Digital Computer
Fundamentals", McGraw-Hill Kogakusha, Ltd.,Tokyo, 4th
Ed.,1977.
5

6. Transistor Bipolar
6

7. Lambang Transistor
Hukum arus Kirchoff:
IE = IB + IC
IC
IB
IB << IC
IB jauh lebih kecil drpd IC
NPN
IE
BETA
βdc = IC/IB gain arus
Tr daya rendah (<1W) 100-300
Tr daya tinggi (>1W) 20-100
ALPHA
αdc = IC/IE
Untuk transistor daya rendah
biasanya >0,99
Transistor daya tinggi >0,95
7

8. FIXED BIAS
RC
RB1
RC
RBB
+ VCC
+ VCC

+ VBB
RB2
VBB = RB2 / (RB1 + RB2)
Pers. Input = VBB = IB.RBB + VBE
RBB = RB1 // RB2
Pers.output= VCC = IC.RC + VCE
8

9. SELF BIAS
RC
Pers. Input = VCC = IC.RC + IB.RB + VBE
Pers.output= VCC = IC.RC + VCE
RB
+ VCC
9

10. Daerah Ekstrim Transistor
IC
Saturasi
VCE = 0
IC maks
Da
era
h
Penguatan tegangan
dan arus (amplifier)
ak
tif
Cut-off
VCE~sumber
IC = 0
0
VCE
Penyaklaran (komputer dan digital)
10

11. Bias Basis
Pengertian : sisi common atau ground pada tiap sumber
tegangan dihubungkan dengan emiter.
IB = (VBB-VBE) : RB
-
RB
+
+ VBB
+
-
IB
IC
VCE
+
VBE
-
RC
+
+ VCC
IE
11

12. RC
2k
RB
1M
RC1
2k
+ VCC
10V
R1
1M
+ VBB
10V
+ VCC
10V
βdc = 300. Hitung IB,IC,VCE,PD!
IB = (10-0,7):1M = 9,3uA
IC = βdc .IB = 2,79mA
VCE = VCC - IC.RC = 10-(2,79mA)(2kΩ) = 4,42V
PD (Daya KemasanTransistor) = VCE . IC = 12,3mW
12

13. V1
15V
+V
Jika HFE = 100 maka arus IB sekitar 14,3uA
RC
3k
IB
IC
RB
1000k
Q1
2N2222
(jika terjadi perubahan suhu dan penggantian
transistor maka IB akan tetap untuk semua
kondisi operasi (bias basis)
IC = 100 . 14,3uA = 1,43mA
VCE = VCC-IC.RC = 15-(1,43mA)(3kΩ) = 10,7 V
IC(mA)
Tr saturasi
5
4
3
2
1
0
IC = 1,43mA
Tr cut-off
13
`10,7V
15V
VCE

14. Dasar Penyaklaran Transistor
Untuk membuat Transistor langsung bekerja pada daerah
ekstrim yaitu saturasi dan cut-off untuk keperluan
penyaklaran dikenal dengan nama HARD SATURATION
Perancang akan mengasumsikan transistor dapat bekerja
dengan hanya penguatan arus 10 kali atau IC : IB = 10:1
Misal rangkaian di bawah ini :
IC
V1
10V
+V
10mA
Untuk semua kondisi operasi
transistor akan dapat menjadi
saturasi
RC
1k
S1
+ V2
10V
RB
10k
HFE=50
Q1
2N2222
0
10V
VCE
14

15. BASIC DIGITAL
NUMBER SYSTEM
LECTURE 2

16.  positional
Sistem Bilangan
value system : sistem nilai
berdasarkan letak/posisi
an-1 = angka yang paling kiri,
R = Angka dasar dari pada sistem bilangan
n = cacah angka yang menunjukan bilangan bulat
m = cacah angka yang menunjukkan bilangan pecahan
 Sistem
Bilangan Puluhan :
16

17. Biner, Oktal , Hexadesimal
 Biner
: hanya dua macam simbol angka, yaitu
”0” dan ”1”
 R=2
 Oktal : 8 simbol angka, 0, 1, 2, 3, 4, 5, 6, 7
 R=8
 Hexadesimal : 16 simbol angka, yaitu 0, 1, 2, 3,
4, 5, 6, 7, 8, 9, A, B, C, D, E, F. Huruf-huruf A, B,
C, D, C dan F secara berturut-turut bernilai 10,
11, 12, 13, 14, 15
R=16
17

18. Biner, Oktal, Hexadesimal [2]
 Biner
: 101,01 =
(5,25)
2
10
 Oktal
:
Hexadesimal :
18

19. Konversi
 Desimal
– Biner
118 : 2 = 59 sisa 0
7 : 2 = 3 sisa 1
59 : 2 = 29 sisa 1
3 : 2 = 1 sisa 1
29 :2 = 14 sisa 1
1 : 2 = 0 sisa 1
14 : 2 = 7 sisa 0
0 : 2 = 0 sisa 0
(118)10 = (01110110)2
0.8125 x 2 = 1,625
0,625 x 2 = 1,250
0,250 x 2 = 0,500
(0.8125)10 = (0,11010 )2
0,500 x 2 = 1,000
0,000 x 2 = 0,000
19

20. Konversi [2]
 Biner
– Oktal
bilangan biner dikelompokkan atas 3 bit
1 011 001 111 = (1) (3) (1) (7) 8
 Biner
– Hexadesimal
bilangan biner dikelompokkan atas 4 bit
10 1100 1111 = (2) (C) (F)
16
20

21. Komplemen
 Komplemen
R dari bilangan N
 Komplemen
R-1 dari bilangan N
R = Basis
N = Bilangan
n = digt bil.bulat
m = digit bil. Pecahan
Komplemen R dapat diperoleh dengan menambahkan 1
ke angka paling kanan dalam komplemen R-1
21

22. Pengurangan Komplemen R
 100100
- 100010 = 100100 + 011110
Komplemen R dari 100010 = 011110
Ada carry : positif
end carry dibuang.
 100100 - 101100 = 100100 + 010100
Komplemen R dari 101100 = 010100
Tidak ada carry : Negatif
Komplemen R kan hasil
-
(001000)
22

23. Pengurangan Komplemen R-1
 100100
- 100010 = 100100 + 011101
Komplemen R-1 dari 100010 = 011101
Ada carry : positif
end carry ditambahkan.
 100100 - 101100 = 100010 + 010011
Komplemen R-1 dari 101100 = 010011
Tidak ada carry : Negatif
Komplemenkan R-1 hasil
- (001000)
23

24. KOMPLEMEN 1
 Komplemen
1 bagi suatu bilangan biner
 bilangan yang terjadi jika ada
perubahan bit dari 0 menjadi 1 dan dari 1
menjadi 0
 Contoh : 1010 komplemen 1 nya 0101

1110

0001

0011

1100
24

25. KOMPLEMEN 2
 Pada
bilangan biner terjadi bila kita
menambahkan 1 kepada komplemen 1
 Komplemen 2 = komplemen 1 + 1
 1110
 0001 + 1 = 0010
 0001 
1110 + 1 = 1111
 10110  01001 + 1 = 01010
25

26.  Misal
PENGURANGAN
KOMPLEMEN 1
: mengurangkan 101 dari 111
 Bentuk
komplemen 1 bagi 101  010
 Tambahkan 010 dengan 111  1001
 Ada carry 1, tambahkan pada LSB (bawaan putaran
ujung / end-around carry)

111

+010 (komplemen 1 dari 101) -5= -101

1001

001

+1

010
26

27.  Misal






13
-10
3
PENGURANGAN
KOMPLEMEN 1
: mengurangkan 1010 dari 1101
1101
-1010
0011
1101
+0101 (komp 1 dr 1010)
10010
0010
+1
0011
27

28.  contoh





PENGURANGAN
KOMPLEMEN 1
-2
-5
-7
1101 (komp 1 dari 0010)
1010 + (komp 1 dari 0101)
10111
+1
1000
28

29.  Contoh


7
-5
PENGURANGAN
KOMPLEMEN 2
komp 2
111
-101
111
+011 (komp 2 dari 101)
2
010
1010
 Abaikan bit MSB sehingga jadi 010



29

30.  Contoh
13
 -10

PENGURANGAN
KOMPLEMEN 2
komp 2
1101
-1010
1101
+0110 (komp 2 dari 1010)
3
0011
10011
 Abaikan bit MSB sehingga jadi 0011
 Sebagian besar komputer digital
menggunakan komplemen 2. Keuntungan
mengurangi perangkat keras sehingga hanya
perlu penambah


30

31. PENGKODEAN
LECTURE 3

32. Penyajian Data
32

33. PENGKODEAN BINER
 8-4-2-1
BCD (Binary Coded Decimal)
 Termasuk weighted code (posisi=bobot)
 Cara pengubahan : masing2 digit diubah
ke biner
 Contoh:
 Desimalbiner
9
3
7 , 2
5

1001 0011 0111 0011 0101
 Biner  desimal 0101 = 8.0+4.1+2.0+1.1=5
33

34. PENGKODEAN BINER
 6-3-1-1
BCD (Binary Coded Decimal)
 Termasuk weighted code
 Cara pengubahan : masing2 digit diubah
ke biner
 Contoh:
 Desimalbiner
9
3
7 , 2
5

1100 0100 1001 0011 0111
 Biner  desimal 1011 = 6.1+3.0+1.1+1.1=8
34

35. PENGKODEAN BINER
 2-4-2-1
BCD (Binary Coded Decimal)
 Termasuk weighted code
 Cara pengubahan : masing2 digit diubah
ke biner
 Contoh:
 Desimalbiner
9
3
7 , 2
5

1111 0011 0111 0010 0101
 Biner  desimal 0110 = 2.0+4.1+2.1+1.0=6
35

36. PENGKODEAN BINER
 Bit
Paritas
 Paritas ganjil dan genap
 Paritas genap = menambahkan sebuah
bit tambahan kepada sekelompok bit
untuk menghasilkan banyaknya 1 yang
genap
 Paritas ganjil = bit paritas tambahan
membuat banyaknya 1 menjadi ganjil
36

37. PENGKODEAN BINER
Paritas genap
Sandi 8-4-2-1
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001

Bit Tambahan
0
1
1
0
1
0
0
1
1
0
37

38. PENGKODEAN BINER
Paritas ganjil
Sandi 8-4-2-1
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001

Bit Tambahan
1
0
0
1
0
1
1
0
0
1
38

39. PENGKODEAN BINER
 Kedua
paritas ini lazim digunakan
 Tidak ada argumen lebih kuat untuk
memakai salah satu paritas
 Penggunaan bit paritas untuk mendeteksi
kesalahan berdasarkan asumsi yang berlaku
di digital :
 Kemungkinan
kesalahan sangat kecil, hampir
dapat dipastikan kesalahan 1bit, 2 bit atau
lebih secara tak disengaja adalah sangat kecil
kecuali terjadi gangguan total.
39

40. PENGKODEAN BINER
2
out of 5
 Termasuk nonweighted code
 Dalam 5 bit kombinasi kode yang benar
terdapat 2 bit yang bernilai 1
 Berguna untuk mendeteksi kesalahan
 0 desimal = 00011, 1d=00101, 2d=00110,
01001, 01010, 01100, 10001, 10010,
10100, 11000
40

41. PENGKODEAN BINER
 Berguna
di bidang telepon dan
komunikasi
 Memiliki paritas genap, juga tepat
memiliki 2 buah 1 tiap kode
41

42. PENGKODEAN BINER
 Sandi
Ekses-3
 Termasuk weighted code
 Sandi Ekses-3 = BCD 8-4-2-1 + 3
42

43. PENGKODEAN BINER
Sandi Ekses-3
Sandi BCD 8-4-2-1
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001

Sandi Ekses-3
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
43

44. PENGKODEAN BINER
 Penambahan
Sandi Ekses-3
Akan terjadi kesulitan jika kita mau
menjumlahkan BCD 8421 yang jumlah
desimalnya melebihi 9.
Bilamana kita menambahkan dua buah angka
desimal yang jumlahnya adalah 9 atau
kurang, dihasilkan sebuah bilangan ekses-6.
Untuk mengembalikan ke ekses-3, kita
kurangkan 3
44

45. PENGKODEAN BINER
2
+5
2
+5
0101 ekivalen ekses-3 bagi 2
+1000 ekivalen ekses-3 bagi 5
1101 ekivalen ekses-6 bagi 7
-0011 kurangkan 3
1010 ekivalen ekses-3 bagi 7
45

46. PENGKODEAN BINER
 43
+ 36
43 0111 0110 ekivalen ekses-3 bagi 43
+36 +0110 1001 ekivalen ekses-3 bagi 36
79 1101 1111 ekivalen ekses-6 bagi 79
-0011 -0011 kurangkan 3
1010 1100 ekivalen ekses-3 bagi 79
Note: tidak ada carry dr 2 kelompok
46

47. PENGKODEAN BINER
 29
+ 39
29 0101 1100 ekivalen ekses-3 bagi 29
+39 +0110 1100 ekivalen ekses-3 bagi 39
68 1100 1000 hasil pertama
-0011+0011 kurangkan 3
1001 1011 ekses-3 bagi 68
Note: ada carry
47

48. PENGKODEAN
LECTURE 4

49. PENGKODEAN BINER
 Sandi
Gray
 Non-weighted code
 Tidak sesuai bagi operasi aritmatika
tapi sangat berguna bagi piranti
masukan/keluaran, pengubah analog
to digital, dll
49

50. PENGKODEAN BINER
Sandi Gray
Desimal Sandi Biner
0
0000
1
0001
2
0010
3
0011
4
0100
5
0101
6
0110
7
0111
8
1000

Sandi Gray
0000
0001
0011
0010
0110
0111
0101
0100
1100
50

51. PENGKODEAN BINER
 Sandi
Gray
Desimal Sandi Biner
9
1001
10
1010
11
1011
12
1100
13
1101
14
1110
15
1111
Sandi Gray
1101
1111
1110
1010
1011
1001
1000
51

52. PENGKODEAN BINER
 Biner
ke Sandi Gray
 Langkah pertama :
 Angka
Gray pertama sama dengan angka
biner pertama. Ulangilah angka pertama.
 1100
Biner

1
Gray
52

53. PENGKODEAN BINER
 Biner
ke Sandi Gray
 Langkah kedua :
 Tambahkan
bit pertama pada biner,
abaikan setiap carry.Jumlahnya
merupakan angka Gray berikutnya

1100
Biner

10
Gray
53

54. PENGKODEAN BINER
 Biner
ke Sandi Gray
 Langkah ketiga :
 Tambahkan
bit kedua pada biner, abaikan
setiap carry.Jumlahnya merupakan angka
Gray berikutnya

1100
Biner

101
Gray
54

55. PENGKODEAN BINER
 Biner
ke Sandi Gray
 Langkah keempat :
 Tambahkan
bit kedua pada biner, abaikan
setiap carry.Jumlahnya merupakan angka
Gray berikutnya

1100
Biner

1010
Gray
55

56. PENGKODEAN BINER
 Biner
ke Sandi Gray

110100110
Biner

1
Gray
56

57. PENGKODEAN BINER
 Biner
ke Sandi Gray

110100110
Biner

10
Gray
57

58. PENGKODEAN BINER
 Biner
ke Sandi Gray

110100110
Biner

101110101
Gray
58

59. PENGKODEAN BINER
 Gray
ke Biner
 Langkah
pertama: Ulangilah angka paling
berbobot (MSB)
 101110101
Gray

1
Biner
59

60. PENGKODEAN BINER
 Gray
ke Biner
 Langkah
kedua: tambahkan secara
diagonal untuk dpt biner berikutnya
 101110101
Gray


11
note : 1 + 0 = 1
Biner
60

61. PENGKODEAN BINER
 Gray
ke Biner
 Langkah
ketiga: lanjutkan dgn menambah
secara diagonal untuk selanjutnya
 101110101
Gray


110100110
note : 1 + 1 = 0
Biner
61

62. PENGKODEAN BINER
 ASCII
(American Standard Code
Information Interchange)
62

63. PENGKODEAN BINER
 ASCII
(American Standard Code
Information Interchange)
63

64. GERBANG LOGIKA
LECTURE 5

65. GERBANG LOGIKA
2
nilai ekstrim
 Benar atau salah
 Baik atau buruk
 Ya atau tidak
 Aristoteles
= menyusun metode2 secara
tepat untuk memperoleh kebenaran,
dengan diberikan seperangkat asumsi2
yang benar.
65

66. GERBANG LOGIKA





De Morgan hampir dapat menemukan hubungan anatara
logika dan matematika
Boole (1854) merangkum segala sesuatunya
Boole membuktikan bahwa logika biner atau bernilai 2
berlaku bagi huruf2 dan lambang2 sebagai pengganti
kata2.
Aljabar boole kesederhanaan, kecepatan dan ketelitian.
Aljabar boole tidak mempunyaio dampak terhadap
elektronika digital sampai hampir 1 abad berikut (1938)
 Shannon menerapkan aljabar ini pada rangkaian
switching telepon. Saklar  piranti biner (hidup atau
mati)
66

67. GERBANG LOGIKA
 Shannon
mampu menganalisa n
merancang rangkaian switching yang
rumit dengan aljabar boole
67

68. GERBANG LOGIKA
 GERBANG
OR
 Rangkaian logika dengan satu keluaran
dan satu atau beberapa masukan
68

69. GERBANG LOGIKA
D1
DIODE
+ VA
D2
DIODE
Y / OUT
R
+ VB
SHORT
D6
DIODE
OPEN
D4
DIODE
SHORT
D3
DIODE
+ VA2
1V
Y / OUT
Y / OUT
R2
R1
+ VB1
1V
SHORT
D5
DIODE
+ VB2
1V
69

70. GERBANG LOGIKA
U1A
B=0  Y=0
 A=0, B=1  Y=1
 A=1, B=0  Y=1
 A=1, B=1  Y=1
 Gerbang OR = gerbang salah satu-atau
semua (keluaran terjadi apabila salah satu
atau semua masukan bernilai 1)
 A=0,
70

71. Gerbang Dasar
 OR
:
- OR
Z = A+B
animas
i
71

72. GERBANG LOGIKA
 GERBANG AND
 Rangkaian
logika dengan satu keluaran
dan satu atau beberapa masukan
72

73. GERBANG LOGIKA
D12
DIODE
+ VA3
D11
DIODE
+ V
1V
R3
1k
Y / OUT
+ VB5
D9
DIODE
SHORT
D10
DIODE
OPEN
+ VB4
1V
OPEN
D7
DIODE
+ V1
1V
R4
1k
+ VA1
1V
Y / OUT
D8
DIODE
OPEN
+ V2
1V
R5
1k
Y / OUT
+ VB3
1V
73

74. GERBANG LOGIKA
 A=0,
B=0  Y=0
U2A
 A=0, B=1  Y=0
 A=1, B=0  Y=0
 A=1, B=1  Y=1
 Gerbang AND = gerbang semua-atau tak
ada (keluaran terjadi apabila semua
masukan bernilai 1)
74

75. Gerbang Dasar
 AND
:
- AND
Z = A.B = AB
animasi
75

76. GERBANG LOGIKA
 GERBANG
NOT
V3
+V
R6
U3A
R7
X / IN
 Masukan
Q1
berkebalikan dengan keluaran
76

77. Gerbang Dasar
- NOT
 penyangkalan
dengan kata-kata "tidak" (NOT)
1`= 0 dan 0` = 1
77

78. Gerbang Tambahan
 NOR
: Z = (A + B)`
NAND : Z = (A B)`
78

79. Gerbang Tambahan
 EXOR
:
animasi
79

80. TEOREMA BOOLE
LECTURE 6

81. PENAMBAHAN OR
74LS32
IN A
OUT
IN B
y
=A+B
 A = 0, B = 0
 A = 0, B = 1
 A = 1, B = 0
 A = 1, B = 1




y=0+0=0
y=0+1=1
y=1+0=1
y=1+1=1
81

82. PENAMBAHAN OR
 Ketiga
makna :
1 + 1 = 2

 1 + 1 = 10 
1 + 1 = 1

penambahan desimal
penambahan biner
penambahan OR
82

83. PERKALIAN AND
74LS08
IN A
OUT
IN B
y
=A.B
 A = 0, B = 0
 A = 0, B = 1
 A = 1, B = 0
 A = 1, B = 1




y=0.0=0
y=0.1=0
y=1.0=0
y=1.1=1
83

84. PERSAMAAN BOOLE
A
74LS08
74LS32
B
Y
C
y
= A.B + C
 A = 0, B = 1, C = 1
 y = 0.1 + 1 = 0 + 1 = 1
 A = 1, B = 0, C = 0
 y = 1.0 + 0 = 0 + 0 = 0
84

85. PERSAMAAN BOOLE
74LS08
A
B
74LS08
74LS08
Y
C
D
 Tiga
buah gerbang AND 2 masukan
tergandeng membentuk persamaan Boole
 y = A.B.C.D
85

86. PERSAMAAN BOOLE
A
74LS04 74LS32
Y
B










OR 2 masukan , salah satu masukannya A maka:
y=A+B
A = 0, B = 0
y=1+0=1
A = 0, B = 1
y=1+1=1
A = 1, B = 0
y=0+0=0
A = 1, B = 1
y=0+1=1
86

87. TEOREMA DE MORGAN
 De
Morgan adalah seorang logikawan dan
matematikawan besar, dan juga sahabat
Boole.
 Logika paling penting dari De Morgan :
 A + B = A.B
…..persamaan 1
 A.B = A + B
…..persamaan 2
 Persamaan pertama menyatakan
komplemen suatu jumlah sama dengan
hasilkalimasing-masing komplemen.
 Persamaan kedua menyatakan komplemen
suatu hasilkali sama dengan jumlah
masing-masing komplemen.
87

88. TEOREMA DE MORGAN
 Bukti
Teorema Pertama
A +
B = A.B
 HAL 1 A = 0 dan B = 0
 KIRI A + B = 0 + 0 = 0 = 1
 KANAN A . B = 0 . 0 = 1.1 = 1
 Dst….
88

89. TEOREMA DE MORGAN
 Bukti
Teorema
Pertama
menghasilkan
A
B
A+B A.B
0
0
1
1
0
1
0
0
1
0
0
0
1
1
0
0
89

90. TEOREMA DE MORGAN
 Bukti
Teorema Kedua
menghasilkan
A
B
A.B A+B
0
0
1
1
0
1
1
1
1
0
1
1
1
1
0
0
90

91. HUKUM dan TEOREMA pada ALJABAR
BOOLE






Dalam menyederhanakan suatu ekspresi Boole yang
rumit, kita mengubah rangkaian digital yang rumit
menjadi rangkaian yang lebih sederhana.
y = A.B.C + A.B.C + A.B.C
Jika kita mau membuat dalam bentuk gerbang maka kita
butuhkan:
Sebuah gerbang OR 3 masukan untuk menambahkan
A.B.C, A.B.C, A.B.C
Tiga buah gerbang AND 3 masukan untuk menghasilkan
A.B.C, A.B.C, A.B.C
Dua buah gerbang NOT untuk menghasilkan B dan C
91

92. HUKUM dan TEOREMA pada ALJABAR
BOOLE
74LS11
A
B
74LS04
74LS11
U5A
Y
C
74LS11
74LS04
92

93. Teorema Dasar Boole
93

94. Teorema Tambahan Boole
94

95. PENYEDERHANAAN
RANGKAIAN LOGIKA
LECTURE 7

96. PENYEDERHANAAN
y
= AC + ABC
 y diperoleh dengan cara:
 1. MengANDkan A dan C
 2. MengANDkan A, B, dan C
 3. MengORkan AC dan ABC
y= AC + ABC = AC(1+B) = AC
96

97. PENYEDERHANAAN
A
74LS08
C
74LS32
74LS11
Y
B
A
74LS08
C
Y
y= AC + ABC = AC(1+B) = AC
97

98. HUKUM dan TEOREMA pada ALJABAR
BOOLE
• y = A.B.C + A.B.C + A.B.C
•
= A.C(B+B)
+ A.B.C
•
= A.C
+ A.B.C
•
= A.(C + B.C)
•
= A.(C + B)
...berdasar pers 20
98

99. GERBANG NAND TTL
 Gerbang
A
NAND TTL
B
V1
5V
+V
Y
0
0
1
0
1
1
R2
1k6
1
0
1
1
1
Q4
NPN
R1
3k6
Q2
NPN
X
R3
115
Q1
NPN
D1
DIODE
Y
Q3
NPN
0
R4
1k
99

100. GERBANG NAND TTL
 Gerbang
NAND TTL
 Kolektor terbuka
 Perlu diberi tahanan
pengangkat
V1
5V
+V
R2
1k6
R1
3k6
Q2
NPN
X
Q1
NPN
Y
Q3
NPN
R4
1k
100

101. GERBANG NAND TTL
 Gerbang
NAND TTL
 Kolektor terbuka
 (open collector)
 Perlu diberi tahanan
pengangkat
 Gerbang tak akan
bekerja sebagaimana
mestinya jika tanpa R
pull up eksternal
V2
5V
+V
R3
TAHANAN PENGANGKAT
Y
Q4
NPN
101

102. GERBANG NAND TTL
 Q4
masih
melaksanakan
penurunan aktif pada
saat jenuh (saturasi)
 Pada saat cut-off
tidak ada transistor
atas yang menaikkan
tegangan keluaran
V2
5V
+V
R3
TAHANAN PENGANGKAT
Y
Q4
NPN
102

103. GERBANG NAND TTL



Arus mengalir melalui
kapasitas bocor atau
kapasitas beban saat Q4
cut-off
Mengisi muatan melalui
tahanan pengangkat
yang besarnya ribuan
ohm sehingga
membutuhkan waktu
yang cukup lama.
Kerugian open colector
dibanding totempole
V2
5V
+V
R3
TAHANAN PENGANGKAT
Y
Q4
NPN
103

104. AND-Tergabung (Wire-AND)
V2
5V
+V
 Keluaran
open collector dapat
digabungkan menjadi satu dan
dihubungkan dengan sebuah
tahanan pengangkat gabungan.
 Meniadakan kebutuhan Gerbang
AND penggabung
R3
TAHANAN PENGANGKAT
Y
Q4
NPN
104

105. AND-Tergabung (Wire-AND)
 Gambar
ini
memperlihatkan
keluaran 2 buah
gerbang NAND
dihubungkan ke
sebuah tahanan
pengangkat gabungan
 Masing2 transistor
keluaran terhubung ke
tahanan pengangkat
V3
5V
+V
A
B
C
D
E
F
NAND OC
7412
OUT
NAND OC
7412
105

106. AND-Tergabung (Wire-AND)
 Bila
salah satu atau
semua transistor jenuh
(keadaan rendah),
tegangan keluaran
diturunkan ke nilai
A
rendah.
B
 Satu2nya cara supaya C
keluaran memperoleh
keluaran tinggi adalah D
E
pada saat semua
F
transistor cut-off
V3
5V
+V
NAND OC
7412
OUT
NAND OC
7412
106

107. AND-Tergabung (Wire-AND)
 Penggabungan
ini
menghasilkan fungsi
AND  ANDtergabung (wire-AND)
maka keluaran dari
gambar disamping
adalah :
 Y= ABC . DEF
V3
5V
+V
A
B
C
D
E
F
NAND OC
7412
OUT
NAND OC
7412
107

108. AND-Tergabung (Wire-AND)
 Penggunaan
wire-AND
sangat penting dalam
sistem digital bus
terorganisasi
 OR-Tergabung (wire-OR)
 Y=ABC . DEF
 Berdasar teorema pertama
De Morgan
 Y= ABC + DEF
 OR-tergabung (wire-OR)
V3
5V
+V
A
B
C
D
E
F
NAND OC
7412
OUT
NAND OC
7412
108

109. DUALITAS TEOREMA ALJABAR
BOOLE
 A+B=B+A
 AB=BA
 A+(B+C)=(A+B)+C
 A(BC)=(AB)C
 A(B+C)=AB+AC
 A+BC=(A+B)(A+C)
 A+0=A
 A.1=A
 A+1=1
 A.0=0
 A+A=A
 A.A=A
 A+A=1
 A.A=0
 A=A
 A=A
 A+B=A.B
 A+B=A+B
 A+AB=A
 A(A+B)=A
 A+AB=A+B
 A(A+B)=A+B
109

110. PENJELASAN RUMPUNRUMPUN LOGIKA DAN
KARAKTERISTIK
ELEKTRIKNYA
LECTURE 8

111. TEKNIK DIGITAL
Designing with TTL Integrated Circuits
Texas Instruments Inc.
McGraw Hill International
TTL Data Book
Fairchild Semiconductor
CMOS Data Book
Fairchild Semiconductor
111

112. I. Pendahuluan
Implementasi sistem digital dapat menggunakan :
•Mikroprosesor (Embedded System)
•Diskrit (Hardwired)
Dasar Pertimbangan :
•Kecepatan proses
•Perobahan (perilaku) rangkaian
•Lama waktu perancangan
112

113. Mikroprosesor
Kecepatan proses lebih lambat karena perintah-perintah
dilaksanakan satu persatu. Perilaku rangkaian lebih
mudah untuk diubah karena hanya perlu mengubah
program. Waktu perancangan relatip lebih lama
karena harus merancang perangkat keras dan perangkat
lunak.
Pilihan :
1. Mikroprosesor
2. Mikrokontroler
Dasar pertimbangan :
• Jumlah I/O
• Kapasitas memori
• Ukuran fisik perangkat
113

114. Diskrit
Kecepatan proses lebih cepat karena data dapat diproses secara
serempak. Perilaku rangkaian lebih sulit untuk diubah karena harus
mengubah rangkaian. Waktu perancangan relatip lebih singkat karena
hanya perlu merancang perangkat keras.
Pilihan :
1. TTL
2. CMOS
3. DTL
4. RTL
5. ECL
6. I2L
Dasar pertimbangan :
• Disipasi daya (power dissipation)
• Waktu tunda (delay time)
• Kekebalan derau (noise immunity)
114

115. 2. Rumpun-rumpun Logika
Ditinjau
dari
rangkaian
elektronika
yang
membentuknya maka gerbang-gerbang logika dapat
dikelompokkan menjadi beberapa kelompok, antara lain
ialah :
1.RTL (Resistor Transistor Logic)
2.DTL (Diode Transistor Logic)
3.TTL (Transistor Transistor Logic)
4.CTL (Complementary Transistor Logic)
5.ECL Emitter Coupled Logic)
6.MOS (Metal Oxide Semiconductor)
7.CMOS (Complementary Metal Oxide
Semiconductor)
8.I2L (Integrated Injection Logic)
115

116. Perbedaan umumnya terletak pada :
1. Aras tegangan logika (logic level voltage)
2. Tegangan ambang (threshold voltage)
3. Waktu tunda (delay time)
4. Disipasi daya (power dissipation)
5. Batas derau (noise margin)
6. Suhu kerja (Operating temperature)
7. Fan in dan fan out
Aras tegangan logika adalah besarnya tegangan untuk
nilai logika 1 dan logika 0.
Tegangan ambang adalah peralihan tegangan dari logika 0
ke logika 1 dan sebaliknya.
Waktu tunda adalah selisih waktu antara perubahan pada
masukan dengan berubahnya keluaran.
116

117. Disipasi daya adalah besarnya daya yang diserap bila
bekerja dengan duty cycle sebesar 50% pada frekuensi
tertentu.
Batas derau adalah simpangan tegangan maksimum yang
dapat diterima tanpa mengubah keadaan (state).
Suhu kerja adalah kisar suhu dimana perangkat masih
dapat bekerja dengan baik.
Fan in adalah satuan (unit) masukan dan fan out adalah
satuan keluaran dari gerbang standar.
117

118. Transistor sebagai sakelar
V
R
C
CC
IC
V
R
Vin
C
B
IB
IE
Gambar 1.1. Rangkaian dasar transistor sebagai sakelar
118

119. Dalam pengunaannya sebagai sakelar, transistor dioperasikan hanya
pada dua keadaan, yaitu menyumbat (cutoff) dan jenuh (saturate).
Besarnya tegangan dan arus kolektor adalah :
VC = VCC – IC.RC
IC = β.IB
Dalam keadaan menyumbat :
IC = 0
VC = VCC
Agar
IC = 0 maka IB harus = 0.
Dalam keadaan jenuh :
VC = 0
IC.RC = VCC
atau
IC = VCC / RC
Agar
IC = VCC / RC maka IB harus ≥ (VCC / RC) / β
atau IB(min) = (VCC / RC) / β
Maka besarnya VC dapat diatur dari 0 hingga VCC dengan mengatur
IB. Pada rangkaian logika, rangkaian ini dapat digunakan sebagai
gerbang NOT.
119

120. RESISTOR TRANSISTOR LOGIC
Rangkaian NOR
Rangkaian ini terdiri dari transistor bipolar dan tahanan.
V
CC
R
C
Z
R
A
B
I CA
Q
A
I CB
R
Q
B
B
B
Gambar 1.2. Rangkaian NOR rumpun RTL
Keluaran Z hanya bisa tinggi jika dan hanya jika masukan A dan B
keduanya rendah sehingga kedua transistor menyumbat. Jika salah
satu masukan tinggi maka transistor yang bersangkutan akan jenuh
sehingga tegangan keluaran Z menjadi = 0.
120

121. Rangkaian NAND
V
CC
R
C
Z
R
A
R
B
B
B
Q
A
Q
B
Gambar 1.3. Rangkaian NAND rumpun RTL
Keluaran Z akan = 0 jika masukan A dan B keduanya tinggi,
sehingga transistor A dan B keduanya jenuh. Jika salah satu atau
kedua masukan rendah maka salah satu atau kedua transistor akan
menyumbat sehingga keluaran akan menjadi tinggi.
121

122. DIODE TRANSISTOR LOGIC (DTL)
Rangkaian NAND
V
R1
D1
X
I1
A
D3
R
I2
D4
IB
B
C
X
IC
Q
CC
Z
Y
Z
0
0
0
1
1
1
1
1
0
1
1
0
D2
Y
I3
R2
-V
IE
BB
Gambar 1.4. Rangkaian NAND rumpun DTL
Jika masukan X dan Y keduanya tinggi maka dioda D1 dan D2 akan
menyumbat sehingga IB ≅ I2 = I1 akan membuat transistor menjadi
jenuh. Jika masukan X dan Y salah satu atau keduanya rendah maka
I2 = 0 sehingga IB = 0 dan transistor akan menyumbat.
Akibatnya keluaran Z akan rendah.
122

123. Rangkaian NOR
V
R
D1
X
D2
Y
A
I1
CC
IC
C
Z
IB
B
Q
X
0
0
1
1
Y
0
1
0
1
Z
1
0
0
0
R1
R2
I2
-V
IE
BB
Gambar 1.5. Rangkaian NOR rumpun DTL
Jika salah satu atau kedua masukan tinggi maka transistor akan jenuh
karena mendapat arus basis dari R1. Akibatnya keluaran Z menjadi
rendah. Sebaliknya jika kedua masukan rendah maka transistor akan
menyumbat karena mendapat IB = 0.
123

124. Emitter Coupled Logic (ECL)
V
RC1
RC2
V
CC1
CC2
R1
Q3
Q2
Q1
A
QA
QB
C
D
D1
QR
D2
B
RA
RB
RE
R3
R2
-V
Masukan Dif erensial
Rangkaian
bias
EE
Keluaran pengikut
emiter
Gambar 1.10. Rangkaian ECL
ECL (Emitter Coupled Logic) adalah yang paling cepat dari semua
piranti logika.
Hal ini dimungkinkan dengan mengoperasikan
pirantinya diluar daerah jenuh dengan simpangan tegangan yang kecil.
124

125. Transistor Transistor Logic (TTL)
Rumpun ini menggunakan transistor bipolar sebagai piranti aktipnya.
Bagian masukan umumnya menggunakan transistor dengan emiter
ganda, seperti diperlihatkan pada Gambar 1.6.
V
I B1
R1
I C2
R
C
Z
Q1
X
Y
CC
Q2
I C1 = I
B2
Gambar 1.6. Rangkaian dasar TTL
Transistor ini dapat dianggap sebagai transistor dengan emiter tunggal
yang dilengkapi dengan sejumlah dioda pada emiternya.
Rangkaian keluaran TTL terdiri dari :
•Totem-pole
•Kolektor terbuka
125

126. Keluaran Totem-pole
V
R1
R2
V
I B1
C2
I C2
CC
R4
=V
B4
Q4
I B4
Q1
X
Y
Q2
I C1 = I
V
B2
R3
Z
E2
=V
B3
Q3
I B3
Gambar 1.7. Rangkaian TTL dengan keluaran Totem-pole
Disebut Totem-pole karena menggunakan dua transistor yang
ditumpuk pada bagian keluarannya seperti diperlihatkan pada
Gambar 1.7.
126

127. Q4 berfungsi sebagai penguat common collector dan Q3 berfungsi
sebagai penguat common emitter. Q2 berfungsi sebagai penggerak
yang menghasilkan sinyal komplemen sehingga Q3 dan Q4 akan
menghantar secara bergantian.
Jika salah satu atau kedua masukan rendah maka Q2 tidak menghantar
sehingga kolektornya akan tinggi sedangkan emiternya rendah.
Akibatnya Q4 menghantar sedangkan Q3 menyumbat sehingga
keluaran Z akan tinggi.
Sebalikya jika kedua masukan tinggi maka Q2 akan menghantar
sehingga sebagian arus emiternya akan menjadi I B3 sehingga Q3 akan
menghantar.
Jika Q2 jenuh VC2 = VB4 ≈ VE2 sehingga Q4 akan
menyumbat dan keluaran Z akan rendah.
127

128. Keluaran Kolektor terbuka
Rangkaian ini dapat dilihat pada Gambar 1.8.
V
R1
R2
I B1
I C2
Q1
I C3
X
Y
CC
Q2
I C1 = I
V
B2
R3
Z
E2
=V
B3
Q3
I B3
Gambar 1.8. Rangkaian TTL dengan keluaran kolektor terbuka
Karena menggunakan keluaran dengan kolektor terbuka maka jelas
keluaran ini hanya mampu untuk menyedot arus (sink). Agar mampu
untuk mensuplai arus, dibutuhkan pull up resistor.
128

129. Keluaran rangkaian ini umumnya digunakan sebagai switch atau
driver. Contoh penggunaan ialah sebagai driver untuk LED.
Rangkaian ini mempunyai kekurangan, yaitu kelambatan perubahan
keluaran dari logika 0 ke logika 1 yang disebabkan oleh integrator
yang terbentuk oleh tahanan kolektor (eksternal) dengan kapasitansi
beban.
Vcc
RC
IC
LED
IB
Q
RB
IE
129

130. Keluaran Tri-state
V
R1
R4
R2
CONTROL
CC
Q5
Q4
Q2
Z
Q1
X
Y
Q3
R3
R5
Gambar 1.9. Rangkaian TTL dengan keluaran tri-state
Bila control berlogika 1 maka keluaran akan berfungsi sebagai
rangkaian totem-pole tetapi jika control berlogika rendah maka
seluruh transistor akan menyumbat sehingga keluaran memiliki
impedansi yang sangat besar.
130

131. Istilah-istilah penting :
Arus
ICC
:Arus catuan rata-rata
ICCH
:Arus catuan pada saat keluaran tinggi
ICCL
:Arus catuan pada saat keluaran rendah
IIH
: Arus masukan logika tinggi
IIL
: Arus masukan logika rendah
IOH
: Arus keluaran logika tinggi
IOL
: Arus keluaran logika tinggi
Tegangan
VCC
: Tegangan catuan
VIH
: Tegangan masukan logika tinggi
VIH(Min) : Tegangan masukan logika tinggi minimum
VIL
: Tegangan masukan logika rendah
VIL(Max) : Tegangan masukan logika rendah maksimum
131

132. VOL
: Tegangan keluaran logika rendah
VOH
: Tegangan keluaran logika tinggi
VOL(Max) : Tegangan keluaran logika rendah maksimum
VOH(Min) : Tegangan keluaran logika tinggi minimum
AC Switching Parameters
fmax
: frekuensi maksimum
tPLH
: Tundaan peralihan rendah ke tinggi
tPHL
: Tundaan peralihan tinggi ke rendah
tW
: lebar pulsa
th
: waktu hold
ts
: waktu set-up
Spesifikasi Umum TTL
Tegangan Catuan (VCC)
: 5 VDC ± 5%
Tegangan keluaran logika 0 (VOL) : 0,2 V
Tegangan keluaran logika 1 (VOH) : 3,0 V
Kekebalan derau
: 1,0 V
132

133. Characteristic
Series
Output
State
Logical 1
54 / 74
Logical 0
Logical 1
54H / 74H
Logical 0
Logical 1
54L/74L
Logical 0
Standard Totem-pole
or Darlington output
Iload = – 400uA
VOH = 2.4V min
Isink = 16mA
VOL = 0,4V max
Iload = – 500uA
VOH = 2.4V min
Isink = 20mA
VOL = 0,4V max
Iload = – 100uA
VOH = 2.4V min
Isink = 2mA
VOL = 0,4V max
Each standard
input emitter
IIH = 40uA max
at Vin = 2,4V
IIL = –1.6mA max
at Vin = 0.4V
IIH = 50uA max
at Vin = 2,4V
IIL = – 2 mA max
at Vin = 0.4V
IIH = 10uA max
at Vin = 2,4V
IIL = – 0.18 mA max
at Vin = 0.4V
133

134. Spesifikasi 7400 Quad 2-input NAND Gate
7400
Fan-In
: 1.0
V
14
13
12
11
Fan-out
: 10.0
ICCH
: 8 mA
ICCL
: 22 mA
tPLH
: 22 nS
1
2
3
4
TPHL : 15 nS
CC
Spesifikasi 7402 Quad 2-input NOR Gate
Fan-In
: 1.0
V
Fan-out
: 10.0
14
13
12
ICCH
: 16 mA
ICCL
: 27 mA
tPLH
: 15 nS
1
2
3
TPHL : 15 nS
10
7
8
5
6
7
GND
7402
CC
11
10
7
8
4
5
6
7
GND
134

135. Dari data diatas dpat dilihat bahwa satu gerbang NAND dapat mendrive sampai 10 gerbang NAND atau NOR maksimum.
1
2
10
135

136. Tundaan Propagasi (Propagation Delay)
V
V
IN
t PHL
V
t PLH
t PLH
V
OUT
Fungsi Membalik
IN
t PHL
OUT
Fungsi Tak Membalik
136

137. SUM OF PRODUCT,
PRODUCT OF SUM DAN
RANGKAIAN ARITMATIKA
LECTURE 9

138. Bentuk SOP dan POS
 1.
SOP (Sum Of Product)
-bentuk pernyataan dikatakan SOP bila
semua perkalian yang ada merupakan
perkalian variabel tunggal.
-mudah dikenali karena pernyataan tesb
terdiri atas suku2 penjumlahan dari
perkalian.
-untuk mendapatkan bentuk SOP,
gunakan hukum kedua distributif.
138

139. Bentuk SOP dan POS
 Contoh
:
 AC’ +
B’DE + AB’E
 AB’D + BEFG + H
 (A+B)C’D + E’F  bukan SOP
- bentuk SOP selalu dapat direalisasikan
langsung dengan satu atau lebih gerbang OR
pada keluarannya.
139

140. Bentuk SOP dan POS
 2.
POS (Product of Sum)
-bentuk pernyataan dikatakan memiliki bentuk
POS bila semua penjumlahan merupakan
penjumlahan variabel tunggal.
-mudah dikenali karena pernyataan tersebut
terdiri dari suku2 perkalian dari penjumlahan
140

141. Bentuk SOP dan POS
 Contoh
:
 (A+B’)(C’+D+E)(A’+C+E)
 (A+B’)(C+D’+E)F
 ABC’(D+E’)
 (A+B’)(C+D’)+EF
 bukan POS
- bentuk POS selalu dapat direalisasikan
langsung dengan satu atau lebih gerbang
AND pada keluarannya.
141

142. Gerbang Logika Yang Lain
 NOR
(not OR)
A
74LS02
Z
B
 Notasi

Z=(A+B)’
Z=(A+B)
A
B
Z
0
0
1
0
1
0
1
0
0
1
1
0
142

143. Gerbang Logika Yang Lain
 EXOR
(exclusive OR)
 Notasi
Z=A’B’+AB
Z=A + B

74LS86
A
Z
B
A
B
Z
0
0
0
0
1
1
1
0
1
1
1
0
143

144. Gerbang Logika Yang Lain
 EXNOR
(exclusive not
OR)
74LS266
A
Z
B
A
 Notasi

Z=A’B’+AB
Z=A + B
B
Z
0
0
1
0
1
0
1
0
0
1
1
1
144

145. Gerbang Logika Yang Lain
 EXNOR
(exclusive not
OR)
74LS266
A
Z
B
A
 Notasi

Z=A’B’+AB
Z=A + B
B
Z
0
0
1
0
1
0
1
0
0
1
1
1
145

146. Rangkaian Aritmatika
 Elektronika
digital sangat mengasyikkan ,
memungkinkan kita membangun rangkaian2
yang menyamai sebagian proses pikiran kita.
 Dengan menggabungkan AND, OR, NOT
menurut cara yang sesuai, kita dapat
membangun rangkaian yang melakukan
penambahan dan pengurangan.
 Bekerja secara elektroniskerja sangat
cepatbeberapa mikrodetik.
146

147. Rangkaian Aritmatika
 Tujuan
Bab Ini :
 1. Menyusun tabel kebenaran gerbang
OR-ekslusif, penambah paro dan
penambah penuh.
 2. Menjelaskan bagaimana bilangan2
biner dapat ditambahkan dalam sebuah
penambah biner jajar.
147

148. Rangkaian Aritmatika
 Dasar
penambah  gerbang XOR dan
XNOR
 Z=AB’+A’B
 Keluaran
terjadi 1 bila A atau B adalah 1,
namun tidak kedua-duanya (mempunyai
keluaran 1 hanya bila masukannya
berbeda, keluaran 0 jika masukan2nya
sama)
148

149. Rangkaian Aritmatika
74LS04
A
B
A
74LS86
74LS08
74LS32
Z
Z
74LS08
74LS04
B
 Rangkaian
setara XOR dapat
digambarkan dengan 2 buah NOT, 2 buah
AND dan 1 buah OR
149

150. Penambahan Mod-2
A
A
B
Z
Z
0
74LS86
B
0
0
0
1
1
1
0
1
1
1
0
150

151. Penambahan Mod-2
74LS86
B
Z
B
Z
0
0
0
0
1
1
1
0
1
1
A
A
1
0
•Gerbang EXOR atau XOR memberikan kepada
kita sebuah fungsi baru untuk dipergunakan. Kita
akan menggunakan lambang (+) untuk
menyatakan fungsi ini.  Z = A + B
151

152. Gerbang XNOR
 EXNOR
OR)
 Notasi

(exclusive not
Z=A’B’+AB
Z=A + B
A
B
A
74LS266
Z
B
74LS86
74LS04
Z
 Gerbang
XOR diikuti
sebuah inverter
152

153. Gerbang XNOR
D
C
B
74LS86
74LS86
74LS86
Z
disamping
menunjukkan sebuah
pemeriksa paritas bagi
bilangan 4 bit.
 Z=0 untuk paritas genap
 Z=1 untuk paritas ganjil
A
 Gambar
153

154. Pengecek Paritas
74LS86
D
C
B
A
1 1 1 0
D
C
B
74LS86
74LS86
74LS86
74LS86
Z
74LS86
0genap
 Gambar
disamping
menunjukkan sebuah
pemeriksa paritas
bagi bilangan 4 bit.
 Z=0 untuk paritas
genap
 Z=1 untuk paritas
ganjil
Z
A
1 0 0 1
1ganjil
154

155. Konverter Biner  Gray
Z3
Z4
Z5
Z6
74LS86
Z2
74LS86
Z1
74LS86
0
F
1
E
C
74LS86
74LS86
1
D
0
B
0
A
1
1
1
0
1
0
1
155

156. 74LS86
D2
C2
B2
A2
D1
74LS86
74LS86
74LS21
Z
74LS86
C1
B1
A1
Pembanding Dua Bilangan
Biner 4 Bit
156

157. F
E
D
C
B
A
Inverter Terkendali (controlled)
invert
INV (‘0’) = 110001
74LS86
Z6
74LS86
Z4
Z3
Z2
Z1
ABCDEF=110001
74LS86
Z5
74LS86
74LS86
74LS86
INV (‘1’) = 001110
(one’s complement)
157

158. Penambah Paro (Half Adder)
• Penambah Paro menambahkan 2 angka biner
pada suatu saat.
74LS08
A
Bawaan
= AB
B
74LS86
Jumlah
=A+B
Keluaran gerbang XOR merupakan jumlah dan
keluaran gerbang AND merupakan bawaan (carry)
158

159. Penambah Paro (Half Adder)
A=0, B=0
Jumlah = A + B = 0 + 0 = 0
Bawaan = AB = 0 . 0 = 0
A=0, B=1
Jumlah = A + B = 0 + 1 = 1
Bawaan = AB = 0 . 1 = 0
74LS08
A
Bawaan
= AB
Jumlah
=A+B
B
74LS86
A=1, B=0
Jumlah = A + B = 1 + 0 = 1
Bawaan = AB = 1 . 0 = 0
A=1, B=0
Jumlah = A + B = 1 + 1 = 0
Bawaan = AB = 1 . 1 = 1
159

160. HALF ADDER
A
B
Jumlah
Bawaan
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
160

161. PENAMBAH PENUH
(FULL ADDER)
 Dalam
menambahkan 2 bilangan biner,
mungkin ada bawaan dari satu kolom ke
kolom berikutnya. Contoh:
111
 +101
 1100
Dalam kolom paling ringan (least significant)
1 + 1 = 0 dengan carry 1

161

162. PENAMBAH PENUH (FULL
ADDER)
Dalam kolom berikutnya, harus menambahkan
3 angka akibat adanya carry
1 + 0 + 1 = 0 dengan carry 1
Dalam kolom terakhir harus menambahkan 3
angka akibat adanya carry lagi
1 + 1 + 1 = 1 dengan carry 1
Untuk menambahkan bilangan2 biner secara
elektronis, dibutuhkan suatu rangkaian yang
dapat menangani 3 angka sekaligus.
162

163. PENAMBAH PENUH (FULL
ADDER)
 Dengan
menghubungkan 2 buah HALF
ADDER dan sebuah gerbang OR maka
didapat FULL ADDER, dapat
menambahkan tiga angka biner pada
suatu saat.
A
B
C
HA
74LS32
HA
Carry
Jumlah
163

164. PENAMBAH PENUH (FULL
ADDER)
A
B
C
A
B
C
A
B
C
1
1
0
1
1
1
0
1
0
HA
HA
HA
Carry=1
0
HA
Carry=1
0
HA
Carry=0
1
HA
74LS32
Carry=0
0
Jumlah=
0
74LS32
Carry=0
1
Carry=1
Jumlah=
1
74LS32
Carry=0
1
Carry=1
Carry=0
Jumlah=
1
164

165. A
0
0
0
0
1
1
1
1
PENAMBAH PENUH
(FULL ADDER)
B
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
JUMLAH
0
1
1
0
1
0
0
1
CARRY
0
0
0
1
0
1
1
1
165

166. PENGURANG PARO
(HALF SUBTRACTOR)
Pada pengurangan biner :
0 – 0 = 0 borrow 0
A
B
Selisih
0 – 1 = 1 borrow 1
0
0
0
0
1 – 0 = 1 borrow 0
0
1
1
1
1
0
1
0
1
1
0
0
1 – 1 = 0 borrow 0
Borrow
166

167. PENGURANG PARO
(HALF SUBTRACTOR)
Keluaran selisih adalah 0 jika masukan A dan B
sama, 1 jika berbeda  XOR gate
Keluaran pinjaman (borrow) bernilai 1 jika A=0
dan B=1  mengANDkan A dan B
74LS86
A
Selisih=
B
A+B
74LS08
74LS04
Borrow
= AB
167

168. PENGURANG PENUH
(FULL SUBTRACTOR)
Pengurang paro hanya menangani 2 bit biner
pada suatu saat dan hanya dapat digunakan
pada kolom paling ringan (least significant).
Untuk menangani kolom yang lebih tinggi
digunakan pengurang penuh menggunakan 2
buah pengurang paro dan sebuah OR.
A
B
Input Borrow
HS
Borrow
HS
74LS32
Borrow
Borrow
Selisih
168

169. PENYAJIAN FUNGSI
BOOLE DAN
KARNAUGH MAP
LECTURE 10

170. Penyajian Fungsi Boole
suku­min (singkatan dari "suku minimum"
minterm, minimum term)
 Sum Of Product, nilai 1

sukumax (singkatan dari "suku maksimum"
maxterm, maximum term)
 Product of sum, nilai 0

170

171. contoh
171

172. Fungsi Tidak Lengkap
‘d’ (dont care), dapat dianggap 1 ataupun 0
tergantung pertimbangan desain
 Contoh : y = Σ m (0,3,7) + Σ d (1,6)

A
0
0
0
0
1
1
1
B
0
0
1
1
0
0
1
C
0
1
0
1
0
1
0
y
1
x
0
1
0
0
x
1
1
1
1
172

173. Peta Karnaugh
 Digunakan
untuk menyederhanakan
fungsi boolean
 Dengan cara memetakan tabel kebenaran
dalam kotak-kotak segi empat yang
jumlahnya tergantung dari jumlah peubah
(variabel) masukan
 Penyederhanaan untuk setiap “1” yang
bertetanggaan 2,4,8,16… menjadi suku
minterm yang sederhana
173

174. Peta Karnaugh 2 Peubah
 Contoh
:
174

175. Peta Karnaugh 3 Peubah
 Peletakan
posisi suku minterm
175

176. Peta Karnaugh 3 Peubah
 Contoh
: f = Σ m (0,1,2,4,6)
176

177. Peta Karnaugh 4 Peubah
 Peletakan
posisi suku minterm
177

178. Peta Karnaugh 4 Peubah
 Contoh
: f = Σ m (0,2,8,10,12,14 )
178

179. PETA KARNAUGH
5 DAN 6 PEUBAH
LECTURE 11

180. Peta Karnaugh 5 Peubah
 Peletakan
posisi suku minterm
180

181. Peta Karnaugh 5 Peubah
 Contoh
: f = Σ m (0,7,8,15,16,23,24 )
181

182. Peta Karnaugh 6 Peubah
 Peletakan
posisi suku minterm
182

183. 
Peta Karnaugh 6 Peubah
Contoh
:
f = Σ m (0,4,10,11,18,21,22,23,26,27,29,30,31,32,36,50,
53,54,55,58,61,62,63)
183

184. Peta Karnaugh Sukumax
 Dengan
cara memetakan tabel kebenaran
dalam kotak-kotak segi empat yang
jumlahnya tergantung dari jumlah peubah
(variabel) masukan
 Penyederhanaan untuk setiap “0” yang
bertetanggaan 2,4,8,16… menjadi suku
maxterm yang sederhana.
184

185. Peta Karnaugh Sukumax
 Contoh
: g = π M(1,3,4,5,6,7,9,11,13,15)
185

186. Penilikan kesamaan
 Peta
Karnaugh
dapat digunakan
untuk menilik
kesamaan dua
buah fungsi
boolean
 Contoh :
Buktikan
kesamaan

Dapat dilihat kedua fungsi
memiliki peta karnaugh yang
sama.
186

187. CONTOH PEMAKAIAN
KARNAUGH MAP
LECTURE 12

188. Pengubah Kode:
BCD-ke-XS3
Desimal
BCD
ABCD
XS-3
PQRS
0
0000
0011
1
0001
0100
2
0010
0101
3
0011
0110
4
0100
0111
5
0101
1000
6
0110
1001
7
0111
1010
8
1000
1011
9
1001
1100
188

189. Peta pengubah kode BCD-ke-XS3
cd
ab
00
01
10
x
00
11
1
ab 00
01
11
00
1
x
cd
10
01
1
x
1
01
1
x
1
11
1
x
x
11
1
x
x
10
1
x
x
10
1
x
x
P = a + bc + bd
cd
ab
00
00
01
11
10
1
1
x
1
01
11
10
Q = bc + bd + bcd
x
1
1
cd
ab
00
00
01
11
10
1
1
x
1
01
x
X
x
x
x
x
x
11
x
x
10
R = cd +cd
1
1
R=d
189

190. Pengubah Kode: BCD-ke-LED 7segmen
Desimal
a
b
f
g
c
e
d
(a)
0
1
2
3
4
5
6
7
8
9
10,11
12,13, 14,15
BCD
ABCD
00 0 0
00 0 1
00 1 0
00 1 1
01 0 0
01 0 1
01 1 0
01 1 1
10 0 0
10 0 1
10 1 x
11 x x
LED 7-segmen
a
1
0
1
1
0
1
0
1
1
1
0
0
b
1
1
1
1
1
0
0
1
1
1
0
0
c
1
1
0
1
1
1
1
1
1
1
0
0
d
1
0
1
1
0
1
1
0
1
0
0
0
e
1
0
1
0
0
0
1
0
1
0
0
0
f
1
0
0
0
1
1
1
0
1
1
0
0
g
0
0
1
1
1
1
1
0
1
1
0
0
(b)
190

191. Pengubah BCD-ke-LED 7 segmen
AB
CD 00
00
01
1
11
10
1
1
1
10
1
2
1
9
10
1
1
b
01
11
1
AB
CD
00
10
d
6
11
1
1
10
00
5
1
2
1
e
c
AB
CD 00
01
6
8
01
1
7
1
11
1
1
1
01
1
10
00
1
1
11
AB
CD 00
1
01
9
11
2
1
4
5
00
01
1
1
1
1
1
a
AB
CD 00
1
1
1
1
3
AB
CD
1
1
1
3
AB
CD
1
01
11
5
1
8
01
11
1
1
1
1
11
10
7
10
2
1
f
10
00
1
1
01
1
1
11
1
6
1
10
2
1
g
191
9

192. Pengubah BCD-ke-LED 7 segmen
a( A, B, C , D) = 1 + 2 + 5 + 9
= ABD + A B C + B C D + A B C
b( A, B, C , D) = 2 + 3 + 4 + A B
= A B C + AC D + AC D + A B
c( A, B, C , D) = 2 + 3 + 7 + A D
= A B C + AC D + A B D + A D
d ( A, B, C , D) = 5 + 6 + 9 + A B C D
= B C D + AC D + A B C + A B C D
e( A, B, C , D) = 5 + 6
= B C D + AC D
f ( A, B, C , D) = 2 + 5 + 7 + 8
= ABC + BC D + AB D + ABC
g ( A, B, C , D) = 2 + 6 + 8 + 9
= A B C + AC D + A B C + A B C
192

193. A
B
D
1 = ABD
A
B
C
A
C
D
A
C
D
2 = ABC
B
C
D
5 =BCD
A
C
D
6 =ACD
A
B
D
7 =ABD
A
B
C
8 =ABC
A
B
C
9 = ABC
a
b
3 =ACD
A
B
4 =ACD
A
D
c
d
A
B
C
D
Pengubah BCD-keLED 7 segmen
e
f
g
193

194. PENYEDERHANAAN DENGAN
MENGGUNAKAN QUINNE
MCCLUSKY
LECTURE 13

195. Metode Quine-McCluskey
 Metode
Peta Karnaugh tidak efektif untuk jumlah
peubah > 6 (ukuran peta semakin besar).
 Metode peta Karnaugh lebih sulit diprogram
dengan komputer karena diperlukan
pengamatan visual untuk mengidentifikasi
minterm-minterm yang akan dikelompokkan.
 Metode alternatif adalah metode QuineMcCluskey . Metode ini mudah diprogram.
195

196. Metode Quine-McCluskey (Tabular)
 Proses
dua langkah:
 Menentukan
prime implicants
 Menentukan minimal cover
 Semua
proses dilakukan dengan menggunakan
tabel
 Implicant yang berdekatan digabung, sebagai
contoh:
0100 & 1100 menghasilkan -100
-100 & -101 menghasilkan -10-
196

197. Contoh: ƒ(A,B,C,D) =
Σ(0,4,5,6,7,8,9,10,13,15)
Implication Table (untuk menentukan prime implicant)
Des Biner
Tabel1
0
4
5
6
7
8
9
10
13
15
0000  
0000
0100
0101
0110
0111
1000
1001
1010
1101
1111
0100 
1000 
0101 
0110

1001 
1010

0111
1101 

1111

Tabel2
0-00
-000
*
*
01001-0
10010-0


*
*
01-1
-101
0111-01



*
-111
11-1
Tabel3


01--
*
-1-1
*
197

198. Coverage Table (untuk mencari minimal cover)
0,4(0-00)
0 4
X X
0,8(-000)
X
5
6
7
8
9
X
8,10(10-0)
X
X
X
X
9,13(1-01)
5,7,13,15(-1-1)
13 15
X
8,9(100-)
4,5,6,7(01--)
10
X
X X
X
X
X
X
       
X
X


ƒ(A,B,C,D) = A’B + BD + AB’D’ + AC’D + B’C’D’
198

199. Contoh: G(A,B,C,D) =
Σ(4,5,6,8,9,10,13)
d(A,B,C,D = Σ d(0,7,15)
Implication Table (untuk menentukan prime implicant)
Des
Biner
Tabel1
Tabel2
0
4
5
6
7
8
9
10
13
15
0000
0100
0101
0110
0111
1000
1001
1010
1101
1111
0000  
0-00
-000
*
*
01001-0
10010-0


*
*
01-1
-101
0111-01



*
-111
11-1
Tabel3


0100 
1000 
0101 
0110
1001 

1010

0111
1101 

1111

01--
*
-1-1
*
199

200. Coverage Table (untuk mencari minimal cover)
4 5
X
0,4(0-00)
6
8
0,8(-000)
X
8,10(10-0)
X
10 13
X
8,9(100-)
9
X
X
X
9,13(1-01)
4,5,6,7(01--)
5,7,13,15(-1-1)
X X
X
X
X
X
      
ƒ(A,B,C,D) = A’B + AB’D’ + AC’D
200

201. Contoh 7.46
Sederhanakan fungsi Boolean f(w, x, y, z) = Σ (0, 1, 2, 8, 10, 11, 14, 15).
Penyelesaian:
(i) Langkah 1 sampai 5:
(a)
term w x y z
0
0000√
1
2
8
0001√
0010√
1000√
10
(b)
term
wx y z
term
wx y z
0,1
0,2
0,8
0 00 00- 0√
- 000√
0,2,8,10
0,8,2,10
- 0- 0
- 0- 0
10,11,14,15
10,14,11,15
1- 11- 1-
1010√
11
14
15
1011√
1110√
1111√
(c)
2,10
8,10
- 010√
10- 0√
10,11
10,14
101- √
1- 10√
11,15
14,15
1- 11√
111- √
201

202. (i) Langkah 6 dan 7:
minterm
Bentuk prima
√
√
√
0
1
0,1
0,2,8,10
10,11,14,15
×
×
×
√
*
√
2
8
10 11 14 15
×
×
×
×
×
×
*
√
*
√
√
*
√
* *
√ √
×
Bentuk prima yang terpilih adalah:
0,1
0, 2, 8, 10
10, 11, 14, 15
yang bersesuaian dengan term w’x’y
yang bersesuaian dengan term x’z’
yang bersesuaian dengan term wy
Semua bentuk prima di atas sudah mencakup semua minterm dari fungsi Boolean semula. Dengan
demikian, fungsi Boolean hasil penyederhanaan adalah f(w, x, y, z) = w’x’y’ + x’z’ + wy.
202

203. Contoh 7.47
Sederhanakan fungsi Boolean f(w, x, y, z) = Σ (1,4,6,7,8,9,10,11,15)
Penyelesaian:
(i) Langkah 1 sampai 5:
(a)
term w x y z
1
4
8
0001√
0100√
1000√
6
9
10
0110√
1001√
1010√
7
11
0111√
1011√
15
(b)
(c)
term
wx y z
term
wx y z
1,9
4,6
8,9
8,10
0
1
1
8,9,10,11 1 0 - 8,10,9,11 1 0 - -
6,7
9,11
10,1 1
01110- 1√
101- √
7,15
11,15
- 111
1- 11
1111√
0
1
0
0
0
0
-
1
0
- √
0√
203

204. (i) Langkah 6 dan 7
minterm
Bentuk prima
√
√
√
1
1,9
4,6
6,7
7,15
11,15
8,9,10,11
×
4
×
6
×
×
7
8
*
√
√
10 11 15
×
×
×
×
*
√
9
*
√
×
×
×
×
√
*
√
×
×
√
Sampai tahap ini, masih ada dua minterm yang belum tercakup dalam bentuk prima terpilih, yaitu 7 dan 15.
Bentuk prima yang tersisa (tidak terpilih) adalah (6,7), (7,15), dan (11, 15). Dari ketiga kandidat ini, kita
pilih bentuk prima (7,15) karena bentuk prima ini mencakup minterm 7 dan 15 sekaligus.
204

205. minterm
Bentuk prima
√
√
√
√
1
1,9
4,6
6,7
7,15
11,15
8,9,10,11
×
4
×
6
×
×
7
8
*
√
√
10 11 15
×
×
×
×
*
√
9
√
*
√
×
×
×
×
√
*
√
√
×
×
√
Sekarang, semua minterm sudah tercakup dalam bentuk prima terpilih. Bentuk prima yang terpilih adalah:
1,9
4,6
7,15
8,9,10,11
yang bersesuaian dengan term
yang bersesuaian dengan term
yang bersesuaian dengan term
yang bersesuaian dengan term
x’y’z
w’xz’
xyz
wx’
Dengan demikian, fungsi Boolean hasil penyederhanaan adalah f(w, x, y, z) = x’y’z + w’xz’ + xyz + wx’.
205

206. MULTIPLEKSER DAN
DEMULTIPLEKSER
SERTA PEWAKTU 555
LECTURE 14

207. MULTIPLEXER
A
0
0
0
0
B
0
0
0
0
Memilih 1 dari 2n masukan
Z
I0
I1
I2
I3
I0
2n −1
Z = ∑ mi I i
i=0
= m 0 I 0 + m1 I 1 + m 2 I 2 + m3 I 3 untuk n = 2
= A B I 0 + A B I1 + A B I 2 + A B I 3
I1
I0
I1
I2
I3
MUX
4-ke-1
A B
Z
I2
Z
I3
A
B
00
01
10
11
207

208. Contoh aplikasi Multiplexer (MUX)
Merealisasikan fungsi Z dengan tabel kebenaran
berikut ini dengan menggunakan MUX 4x1.
a bc
Z
0
0
0
0
0
0
0
0
1
1
0
1
1
1
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
MUX
4-ke-1
a
b
Z = ab +abc +a bc
Z
MUX
Z
4-ke-1
a
b
Z =bc +abc +abc
208

209. Decoder = demultiplexer
(binary-to-decimal decoder)
Mengaktifkan salah satu dan hanya salah satu dari keluaran,
keluaran ke n, n= nomor sukumin yang dibentuk masukan
pemilih.
Inverting
: keluaran aktif = 0 : zi = mi
Non-inverting : keluaran aktif = 1 : zi = mi
Contoh: dekoder keluaran dibalik 3 x 8 dengan pemilih A, B, dan C.
A
B
C
Z0
Z1
Z2
Z3
Z4
Z5
Z6
Z7
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
Z0 Z 1 Z 2 Z 3 Z 4 Z 5 Z 6 Z 7
0 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1
1 1 0 1 1 1 1 1
1 1 1 0 1 1 1 1
1 1 1 1 0 1 1 1
1 1 1 1 1 0 1 1
1 1 1 1 1 1 0 1
1 1 1 1 1 1 1 0
209

210. ROM (Read Only Memory)
Merealisasikan fungsi keluaran ganda dengan masukan ganda
(MIMO)
Masukan= dekoder Keluaran= matriks OR
Fk= Σmi
m0 = a b c
m1 = a b c
A
l
a a
m b
a
t
c
m2 = a b c
Decoder
3x8
m3 = a b c
m4 = a b c
m5 = a b c
m6 = a b c
m7 = a b c
Kata Data f3
f2
f1
f0
210

211. Simbol ROM disederhanakan
a
b
c
m0
m1
Decoder m
2
3x8
m3
m4
m5
m6
m7
f3
f2
f1
f0
(b)
211

212. PLA (Programmed Logic Array) dan PAL
(Programmable Array Logic)
Perbedaan PLA dan ROM pada masukan
PLA: Masukannya matriks AND, hanya
sukumin yang dibutuhkan yang
direalisasikan
ROM: Masukannya Dekoder, semua sukumin
direalisasikan
212

213. Realisasi PLA
a
b
c
a
b
c
ab
ac
b
bc
ac
f3 = a b + a c
f2 = b + a c
f1 = a b + b c
f 0 = ac + b
213

214. PAL
Perbedaan PAL dan PLA pada keluarannya:
PLA: matriks OR keluaran dapat diprogram
PLA: matriks OR terhubung tetap (tak dapat
diprogram)
PLA dan PAL: matriks AND masukannya
dapat diprogram
214

215. Realisasi PAL
a
b
c
a
b
c
f3 = a b + a c
f2 = b + a c
f1 = a b + b c
f 0 = ac + b
215

216. Terdiri dari :
1. 2 buah
pembanding
tegangan
2. Flip-flop
3. Untai pembuang
muatan

217. 1. Catu negatif
2. Sulut (trigger)
3. Keluaran output)
4. Reset
5. Control
6. Ambang (threshold)
7. Pengosongan
(discharge)
8. Catu positif

218. Pembanding 1
membandngkan
tegangan 2/3 Vcc
dengan tegangan
masukan pada pin
ambang.
Pembanding 2
membandingkan
tegangan 1/3 Vcc
dengan tegangan
masukan pada pin
sulut.

219. Flip flop akan
bernilai sesuai
denganperubahan
nilai transisi
falling edge dari
rst dan set. Jika
pin rst merasakan
transisi dr
highlow maka
Q bernilai low (‘0’)
dan /Q bernilai
high (‘1’)

220. Jika pin set
merasakan
transisi dr
highlow maka
Q bernilai high
(‘1’) dan /Q
bernilai low (‘0’)

221. Pin Q adalah
keluaran pada pin
no.3 IC 555
Keluaran /Q
menggerakkan
transistor
pembuang
muatan kapasitor
yang akan
dipasang.  jika
bernilai tinggi (‘1’)

222. 222

223. Astable and Monostable
Multivibr ator s
 What are they good for?
 Astable: clock, timing signal
 Monostable: a clean pulse of the correct
height and duration for digital system
223

224. 555 Timer
 The frequency is then given by
1
1 .4 4
f =
=
0 .6 9 3 ( R 1 + 2 ⋅ R 2 ) C 1 ( R 1 + 2 ⋅ R 2 ) C 1
224

225. FLIP - FLOP
LECTURE 15

226. FLIP FLOP
 Berupa rangkaian elektronika digital yang
mendasari banyak aplikasi, seperti memori,
mikroprosesor, ALU, latch dan buffer, dll.
 Mempunyai 2 kondisi stabil (Q=1 dan Q=0)
 Disebut sebagai multivibrator bistabil
 Mampu menyimpan 1 bit memori
226

227. Klasifikasi
Rangkaian digital:
R. kombinasi: output hanya fungsi input
R. Berurut : output fungsi input sesaat dan output
(sekuensial)
(jadi juga masukan) sebelumnya
→ ada ingatan, memori
• sinkron : perubahan terjadi bersamaan pada
waktu ditentukan → ada detak
• asinkron: perubahan terjadi sembarang waktu
227

228. FLIP-FLOP
oDasar dari rangk berurut
oDisusun dari r. kombinasi dengan umpan balik
→ ada tundaan waktu (time delay)
→ tundaan waktu ada pada setiap gerbang
oRangkaian yang mempunyai 2 keluaran saling
komplemen (satu komplemen dari yang lain), masukan
boleh 1, boleh 2
oAda 4 bentuk dasar flip-flop:
Flip-flop RS (urut abjad singkatan Set Reset)
Flip-flop JK
Flip-flop T (Toggle)
228
Flip-flop D (Delay atau Data)

229. LATCH
 Flip-flop sederhana
 Terdiri dari 2 NAND gates
229

230. FLIP FLOP DASAR
(LATCH)
230

231. SIMULASI LATCH
231

232. SIMULASI LATCH
232

233. SIMULASI LATCH
233

234. SIMULASI LATCH
234

235. SIMULASI LATCH
235

236. SET-RESET FLIP – FLOP /
S-R
FLIP-FLOP
 Pengembangan dari latch
 Dapat diatur untuk mendapatkan nilai
output (Q) tertentu
236

237. SET-RESET FLIP – FLOP /
S-R
FLIP-FLOP
237

238. SET-RESET FLIP – FLOP /
S-R
FLIP-FLOP
238

239. SIMULASI
S-R FLIP – FLOP
239

240. SIMULASI
S-R FLIP – FLOP
240

241. SIMULASI
S-R FLIP – FLOP
241

242. SIMULASI
S-R FLIP – FLOP
242

243. TRUTH TABLE
S-R FLIP – FLOP
243

244. FLIP – FLOP S-R
TERDETAK / CLOCKED S-R
FLIP-FLOP
 Digunakan ketika flip-flop dipasang secara
sinkron dengan unit lain sesuai dengan
pulsa detak (clock pulse)
 Keadaan stabil hanya akan berubah jika
terdapat pulsa detak (gerbang clock = 1)
244

245. FLIP – FLOP S-R
TERDETAK / CLOCKED S-R
FLIP-FLOP
245

246. TRUTH TABLE
FLIP – FLOP S-R
TERDETAK / CLOCKED S-R
FLIP-FLOP
246

247. TOGGLE FLIP – FLOP /
T FLIP-FLOP
 Punya satu masukan T (toggle)
 Output pada setiap pulsa masukan
berubah
247

248. TOGGLE FLIP – FLOP /
T FLIP-FLOP
248

249. TRUTH TABLE
TOGGLE FLIP – FLOP /
T FLIP-FLOP
249

250. DELAY
D FLIP
FLIP – FLOP /
– FLOP
 Modifikasi S-R flip-flop
 Keadaan D = 1 (set), D = 0 (reset)
 Kondisi S = R = 0 dan S = R = 1 tidak ada
karena ada NOT gate di R, sehingga R dan
S berkomplemen
250

251. Flip-flop D (Delay)



D
Digunakan untuk memori
Hanya 1 masukan data
Keluaran mengikuti masukan selama CK aktif:
Q+= D
Q
D
Q
>CK Q
Q
CK
D Q Q+
0 0 0
0 1 0
1 0 1
1 1
1
251

252. DELAY
D FLIP
FLIP – FLOP /
– FLOP
252

253. DELAY
D FLIP
FLIP – FLOP /
– FLOP
253

254. FLIP - FLOP
LECTURE 16

255. JK FLIP – FLOP
255

256. JK FLIP – FLOP
 Flip-flop JK yang diberi nama berdasarkan
nama masukannya, yaitu J dan K.
 Flip-flop ini mengatasi kelemahan flip-flop RS,
yang tidak mengizinkan pem-berian masukan
R=S= 1, dengan meng-AND-kan masukan dari
luar dengan keluaran seperti dilakukan pada
flip-flop T
256

257. JK FLIP – FLOP
 Flip-flop JK yang diberi nama berdasarkan
nama masukannya, yaitu J dan K.
 Flip-flop ini mengatasi kelemahan flip-flop RS,
yang tidak mengizinkan pem-berian masukan
R=S= 1, dengan meng-AND-kan masukan dari
luar dengan keluaran seperti dilakukan pada
flip-flop T
257

258. JK FLIP – FLOP
258

259. JK FLIP – FLOP
 masukan J dan K berfungsi tepat sama dengan masukan S
dan R pada flip-flop RS kecuali untuk J=K=1.
 Kalau pada RSFF masukan R=S=1 terlarang, maka pada
JKFF, masukan J=K=1 akan membuat JKFF berfungsi
seperti TFF.
 Dari tabel keadaan-berikut yang ditunjukkan pada Gambar
6.7, dapat diperoleh bahwa persamaan keadaan-berikut,
disebut juga persamaan karakteristik daripada JKFF, yaitu:
259

Q+ = Q /K+ /Q J

260. JK FLIP – FLOP
260

261. JK FLIP – FLOP
 keadaan flip-flop akan berubah untuk setiap perubahan
masukan J dan K.
 Ini berarti bahwa flip-flop JK ini bekerja tak serempak.
 Untuk memperoleh flip-flop JK yang dapat bekerja
serempak dengan rangkaian lain perlu ditambahkan
kelengkapan untuk penabuhan (clocking).
 Ini dapat dilakukan dengan meng-AND-kan pulsa CP
(clock Pulse) dengan masukan K dan J
 Perlu dicatat bahwa untuk flip-flop yang peka terhadap
perubahan pulsa negatif, pada masukan CP diberikan
lingkaran kecil seperti pada NOR dan NAND.
261

262. Flip-flop JK IndukBudak
 JKFF induk-budak (Master-Slave JK flip-flop)
disusun dari dua flip-flop RS
 Yang satu bertindak sebagai induk/tuan lainnya
sebagai budak/pengikut yang mengikuti
keadaan keluaran flip-flop induk sesaat
sesudah berlalunya perubahan keluaran itu.
 Perbedaan waktu perubahan keadaan induk
dan budak ini terjadi karena adanya inverter
antara pulsa penabuh untuk FF induk dan
masukan FF budak
262

263. Flip-flop JK IndukBudak
 Bila pulsa penabuh FF induk berkeadaan 1, maka
keluarannya akan berubah menurut keadaan masukan
J dan K pada saat itu, sesuai dengan tabel.
 Tetapi, karena adanya inverter pada masukan flip-flop
budak, maka masukan S dan R flip-flop budak itu akan
tetap 0 dan keluarannya tidak mengalami perubahan.
 Tetapi pada saat penabuh induk kembali 0, yang berarti keluaran inverter menjadi 1, maka keluaran budak
berubah menurut keadaan keluaran induk saat itu,
yaitu keadaannya sesudah ditabuh.
263

264. Flip-flop JK IndukBudak
 Perhatikan bahwa bila penabuh berkeadaan 0 (CP= 0,
dan CP= 1), maka gerbang-gerbang AND pada
masukan budak menjadi aktif dan keluaran Q akan
mengikuti keadaan P karena hanya ada dua
kemungkinan kombinasi RS untuk budak, yaitu RS= 10
atau RS= 01.
 Bila P= 1 maka RS= 01 dan Q menjadi 1 sedangkan
bila P= 0, maka RS= 10 dan Q menjadi 0.
264

265. Flip-flop JK IndukBudak
 Dengan susunan ini, dapat dijamin bahwa persamaan
flip-flop Q+ = Q /K + /Q J akan tetap dipenuhi sejauh
keadaan J dan K hanya berubah di antara dua pulsa
penabuh positif (selagi CP= 1).
 Bila J dan/atau K berubah selagi CP= 0, maka apa
yang dipindahkan ke flip-flop budak adalah keadaan P
akibat perubahan terakhir sebelum CP berubah
menjadi 0.
265

266. Pembentukan Flip-flop
dari Flip-flop lain
 Dalam prakteknya, ada kalanya perlu merealisasikan
flip-flop tertentu dengan flip-flop yang tersedia
 misalnya flip-flop yang dibutuhkan tidak tersedia atau
dari serpih (chip) flip-flop yang digunakan masih ada
sisa flip-flop dari jenis lain yang belum termanfaatkan.
266

267. Pembentukan Flip-flop
dari Flip-flop lain
 Sebagaimana diuraikan di depan, flip-flop D dapat
dibangun dari flip-flop JK dengan memberikan
komplemen J sebagai masukan bagi K
 Begitu juga flip-flop T dapat dibentuk dari flip-flop JK
dengan mengga-bungkan masukan J dan K sebagai
masukan T
 Perhatikan bahwa bila T=0 akan membuat J=K=0
sehingga keadaan flip-flop tidak berubah. Tetapi bila
T=1, J=K=1 akan membuat flip-flop beroperasi se-cara
toggle.
267

268. 268

269. PENCACAH
(COUNTER)
LECTURE 17

270. Pencacah Reguler
Tabel 7.1. Tabel keadaan pencacah biner berurutan.
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
D A+ B+ C+ D+
0
0 0 0 1
1
0 0 1 0
0
0 0 1 1
1
0 1 0 0
0
0 1 0 1
1
0 1 1 0
0
0 1 1 1
1
1 0 0 0
0
1 0 0 1
1
1 0 1 0
0
1 0 1 1
1
1 1 0 0
0
1 1 0 1
1
1 1 1 0
0
1 1 1 1
1
0 0 0 0
(a)
Pencacah naik
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
A+ B+ C+ D+
1 1 1 1
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
(b )
Pencacah turun
270

271. 271

272. Pencacah dengan flipflop T
AB
C
Pencacah Naik.
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
A B C
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0 0
+
+
+
00
0
1
TA TB TC
0 0 1
0 1 1
0 0 1
1 1 1
0 0 1
0 1 1
0 0 1
1 1 1
AB
C
00
0
1
1
01
11
10
1
1
TA= BC
01
11
10
1
1
TB= C
TC= 1
1
Tb
272

273. Pencacah dengan flip-flop T
Pencacah Turun.
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
A+ B+ C+
1 1 1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
TA TB TC
1 1 1
0 0 1
0 1 1
0 0 1
1 1 1
0 0 1
0 1 1
0 0 1
AB
C
00
0
01
11
1
10
1
1
TA= BC
AB
C
TC= 1
00
0
01
11
10
1
1
1
1
1
TB= C
273

274. Pencacah dengan flip-flop T
Pencacah Naik-Turun
Up/Dn= M
M= 0
M= 1
Down
Up
274

275. PENCACAH
IRREGULER
LECTURE 18

276. Pencacah tak beraturan
276

277. P
A
0
0
0
1
1
0
0
1
1
0
0
0
0
1
0
0
1
0
B
C
TA
TB
TC
277

278. P
A
0
0
0
1
1
0
0
1
1
0
0
0
0
1
0
0
1
0
B
C
TA
TB
TC
278

279. P
A
0
0
0
1
1
0
0
1
1
0
0
0
0
1
0
0
1
0
B
C
TA
TB
TC
279

280. P
A
0
0
0
1
1
0
0
1
1
0
0
0
0
1
0
0
1
0
B
C
TA
TB
TC
280

281. P
A
0
0
0
1
1
0
0
1
1
0
0
0
0
1
0
0
1
0
B
C
TA
TB
TC
281

282. P
A
0
0
0
1
1
0
0
1
1
0
0
0
0
1
0
0
1
0
B
C
TA
TB
TC
282

283. P
A
0
0
0
1
1
0
0
1
1
0
0
0
0
1
0
0
1
0
B
C
TA
TB
TC
283

284. Pencacah dengan flipflop JK
Peta Keadaan Berikut
A B C A+B+C+ JA KA JB KB JC KC
000 0 1 1 0 x 1 x 1 x
001 - - x x x x x x
010 1 0 0 1 x x 1 0 x
011
0 1 0 0 x x
1 1 x
0
100 1 0 1
x0 0 x 1
101 0 0 0 x 1 0 x x 1
110 - - x x x x x x
111 - - x x x x x x
Q Q+ J
0 0
0 1
1 0
0
x 1
K
0 x
1 x
x 1
x
284

285. Peta-K Pencacah dengan
A
JK 1 0 1 BC A 0 1 0 1 BCA 0 1 0 1
BC 0
00
01 x
11
10 1
x x
x
x
x
x
x
x
x 1
x x
x x
JA
KA
JA = BC
KA= C
00 1
01 x
11 x x
10 x
JB
JB = A
x
x
x
x
x
x
KB
KB = C
00
01
11
1
1
x
x
x
1
x
x
JC
JC = B
x x
x 1
1 x
10
KC
KC = 1
285

286. C
286

287. Peta-K Pencacah dengan
ff D
AB
C 00
AB
01 11
10
C
AB
00 01 11 10
C
00 01 11
10
0
0
1
x
1
0
1
0
x
0
0
1
0
x
1
1
x
0
x
0
1
x
1
x
0
1
x
0
x
0
A+
DA= AC + BC
B+
DB= A B + AC
C+
DC = B C
287

288. B
288

289. Pencacah dalam Rangkaian
Ter padu
Input
Input
Q
Q
GND Q
Q
A
14
A
13
D
C
12
10
11
QA QD
>A
R0(1)
R0(2)
R0(1)
B
9
B
8
QC QB
R0(1) R0(2) QD QC QB QA
H
H
L L L
L
L
x
Count
x
L
Count
B<
R0(2)
1
R0(1)
3
2
R0(2)
NC
5
4
VCC
NC
6
NC
7
NC
J
>CK
K
J
>CK
K
J
>CK
K
J
>CK
K
Q
Q
Q
Q
289

290. 290

291. LATCH (PENAHAN)
LECTURE 19

292. Definisi Latch
(Penahan)
 Sekumpulan sel biner yang dipakai untuk
menyimpan informasi yang disajikan
dalam bentuk kode biner
 Dilakukan melalui penyetelan keadaan
kumpulan flip-flop dalam register secara
serentak sebagai satu kesatuan.
1 Flip flop = 1 bit
Register 8 bit = data 0 s.d 255 desimal
292

293. Re gister Penahan
(Hold Re gister)
 Data yang diberikan pada masukan
disimpan dan ditahan di dalam register.
Setelah penahanan terjadi, keadaan
keluaran register tidak akan berubah
walaupun masukannya berubah,
berfungsi sebagai penyangga (buffer).
 tdd 2 jenis : transparan (transparent)
dan terpicu (triggered).
 biasanya dipakai flip-flop D
293

294. Re gister Penahan
 Transparent
 perubahan keluaran terjadi pada saat
penabuh level high
 pemalangan terjadi pada saat detak
pada level low
294

295. Re gister Penahan
 Triggered
 perubahan keluaran terjadi pada saat
detak berubah dari level high ke level low
 penahanan terjadi saat detak level low
295

296. Re gister Penahan
 Contoh time line :
CP = clock pulse,
D = input flip flop D
QG = Keluaran Register penahan transparent
QT = Keluaran Register penahan triggered
296

297. Re gister Penahan
IC 74LS373
297

298. Re gister Geser Seri
 Kegunaan : komunikasi data serial – paralel,
algoritma perkalian biner
 Geser kanan:
Sebelum penggeseran:
Geser 1 x :
Geser 2 x :
 Geser kiri:
Sebelum penggeseran:
Geser 1 x :
Geser 2 x :
1001 1010
0100 1101
0010 0110
1001 1010
0011 0100
0110 1000
298

299. Re gister Geser Seri [2]
 Realisasi : keluaran satu flip-flop
diberikan kepada masukan flip-flop
berikutnya dalam urutan penggeseran
 Contoh dengan flip-flop JK 4 bit register
geser:
masukan K = J  flip flop D
 Din = masukan luar untuk mengganti bit
ujung
299

300. Re gister Geser Seri [3]
 Rangkaian Logika (atas), bidirectional (bawah)
300

301. Re gister Geser Par alel
 Kegunaan : komunikasi data paralel 1 word = 8
bit
 Modifikasi register geser seri
 masing-masing flip-flop : 3 masukan
- keluaran flip-flop di kiri (geser kanan)
- keluaran flip-flop di kanan (geser kiri)
- masukan paralel dari luar
 Modus Operasi :
301

302. Re gister Geser Par alel
[2]
 Realisasi dengan Flip Flop RS
302

303. Re gister Geser Par alel
 Rangkaian Logika
303

304. 304

305. STATE MACHINE
LECTURE 20

306. Pendahuluan
 Keluaran
rangkaian berurut (sekuensial)
pada suatu saat juga ditentukan oleh
keadaan keluarannya pada saat
sebelumnya
 Kalau tabel kebenaran rangkaian
kombinasi terdiri atas kombinasi masukan
dan keluaran saja
 Tabel kebenaran rangkaian sekuensial
tersusun atas masukan, keadaan
sekarang, dan keadaan berikutnya.
306

307. Pendahuluan
 Karena
tabel kebenaran rangkaian
sekuensial lebih bertitik berat pada
keadaan maka tabel kebenaran itu
disebut Tabel Keadaan (State Table)
307

308. Pendahuluan
 Dalam
pembahasan keadaan rangkaian
sekuensial harus dibedakan antara
keadaan rangkaian secara keseluruhan
dan keadaan elemen-elemen pengingat
dalam rangkaian itu.
308

309. Pendahuluan
Keadaan masing-masing elemen pengingat
dalam rangkaian sekuensial adalah:
 keluaran
elemen bersangkutan dan
disebut "keadaan internal"
 keadaan
rangkaian secara keseluruhan
merupakan gabungan dari pada keadaan
semua elemen pengingatnya (keadaan
internal).
309

310. Pendahuluan
 Keluaran
rangkaian sekuensial pada
umumnya merupakan kombinasi dari pada
keadaan internal yang diperoleh melalui
rangkaian kombinasi.
310

311. Pendahuluan
 Dipandang
dari pengaruh masukan luar
terhadap keluarannya, rangkaian berurut
dibedakan atas 2 macam, yaitu:
- rangkaian (mesin) Mealy dan
- rangkaian (mesin) Moore.
311

312. rangkaian Moore  keluaran hanya
tergantung atas keadaan internal, tanpa
dipengaruhi
secara
langsung
oleh
masukan luar.
 Dalam hal ini, masukan luar hanya
mempengaruhi
keluaran
melalui
perubahan keadaan internal

312

313.  rangkaian
Mealy  keluaran merupakan
kombinasi dari keadaan internal dan
masukan luar secara eksplisit
313

314. Analisis Rangkaian Mealy
 Contoh
rangkaian
 Penyederhanaan
rangkaian
314

315. Analisis Rangkaian Mealy [2]

Persamaan Keadaan

315

316. Analisis Rangkaian Mealy [3]

Tabel Keadaan
dari persamaan keadaan, dapat dibuat sebuah
tabel keadaan dengan masing-masing input 0
dan 1 untuk keluaran berikutnya dan keluaran
rangkaian
316

317. Analisis Rangkaian Mealy [4]
317

318. Analisis Rangkaian Mealy [5]

Diagram Keadaan
di dalam lingkaran : keadaan/state flip flop
di luar lingkaran : input/output rangkaian
318

319. Analisis Rangkaian Moore
 Contoh
rangkaian disederhanakan
319

320. Analisis Rangkaian Moore [2]

Persamaan Keadaan

320

321. Analisis Rangkaian Moore [3]

Tabel Keadaan
dari persamaan keadaan, dibuat sebuah tabel
keadaan dengan masing-masing input 0 dan 1
untuk keluaran berikutnya. Sedangkan keluaran
rangkaian hanya bergantung pada
keadaan/state flip flop sekarang
321

322. Analisis Rangkaian Moore [3]
322

323. Analisis Rangkaian Moore [4]

Diagram Keadaan
di dalam lingkaran :
keadaan(state)flip flop / output rangkaian
di luar lingkaran : input
323

324. SOAL LATIHAN
 1.
Gambarkanlah diagram waktu yang
keadaan flip-flop A, B, dan keluaran Z
pada mesin Mealy yang ditunjukkan oleh
Gambar 9.4 di depan jika keadaan awal
adalah AB= 00 dan sinyal masukan x
berubah menurut urutan:
 x = 1, 0, 0, 1, 0, 1, 1, 0, 1, 0.
324

325.  flip-flop
A, B, dan
keluaran Z pada
mesin Mealy jika
keadaan awal
adalah AB= 00
dan sinyal
masukan x
berubah menurut
urutan:
 x = 1, 0, 0, 1, 0,
1, 1, 0, 1, 0.
Catatan: Perubahan keadaan dan keluaran diandaikan
terjadi pada saat perubahan naik pulsa penabuh P
325

326. x = 1, 0, 0, 1, 0, 1, 1, 0, 1, 0.
Catatan: Perubahan keadaan dan keluaran diandaikan
terjadi pada saat perubahan naik pulsa penabuh P
326

327. SOAL LATIHAN
 Analisislah
rangkaian berikut untuk
mengetahui apa fungsi yang
dilakukannya
327

328. SOAL LATIHAN
328

329. 329

330. 330

331. 
Perhatikan bahwa jika rangkaian ini mulai dari keadaan
00, keadaan dalam urutan 00-01-10 tanpa tergantung
dari keadaan masukan, 0 atau 1, dan akan tetap di 10
selama masukan 0 dan akan berubah keadaan ke 00
jika ada masukan x=1. Tetapi jika keadaan awal mulai
dari 11, akan berubah keadaan ke 00 atau ke 11
331
tergantung dari masukan x=0 atau 1.

332. SOAL LATIHAN
 Tentukanlah
persamaan keadaanberikut dan persamaan keluaran
rangkaian berikut ini, dan susun tabel
keadaannya.
332

333. 333

334. 334

335. 335

336. SOAL LATIHAN
 Buatlah
tabel keadaan dan diagram
keadaan rangkaian berikut ini
336

337. 337

338. 338

339. 339

340. LAMPIRAN
CONTOH IC
TTL DAN CMOS
LECTURE 21

341. 7473 Dual JK Flipflop
7473
GND
14
13
12
11
10
7
8
J
CP
1
CLR
2
14
Q
K
Q
K
3
4
V
CC
PINOUT
1
CLR
_
Q
5
J
CP
3
_
Q
K
Q
12
7
J
8
CP
10
K
Q
5
_
Q
6
CP
J
6
CLR
_
Q
13
CLR
7
2
7
LOGIC SYMBOL
Terdiri dari dua buah JK flipflop yang independen. Masing-masing
dilengkapi dengan masukan CLR (clear) untuk me-reset flipflop
terlepas dari nilai masukan Cp, J dan K.
341

342. 7490 BCD Counter
Q0
14
13
12
11
10
7
NC
Q0
Q3
GND
Q1
Q2
Q3
8
IN-A
Q1
Q2
7490
IN-B
1
R
0(1)
2
R
0(2)
NC
3
4
PINOUT
IN-A
V
CC
5
R
9(1)
6
R
Mod-2
Mod-5
9(2)
7
IN-B
LOGIC SYMBOL
Terdiri dari dua buah pencacah (counter). Pencacah pertama adalah
pencacah modulus-2 sedangkan pencacah kedua adalah pencacah
modulus-5.
Jika Q0 dihubungkan ke IN-B dan dipicu dari IN-A maka pencacah
akan berfungsi sebagai pencacah BCD.
Jika Q3 dihubungkan ke IN-A dan dipicu dari IN-B maka pencacah
akan berfungsi sebagai pembagi-10 yang simetri.
342

343. 1
2
3
4
5
6
7
8
9
0
1
2
7
8
9
0
1
2
CP
Q0
Q1
Q2
Q3
TIMING DIAGRAM PENCACAH BCD
1
2
3
4
5
6
CP
Q1
Q2
Q3
Q0
TIMING DIAGRAM PEMBAGI-10
343

344. R
9(1)
R
9(2)
J
INPUT
A
PS
Q
J
CP
K
Q
J
CP
CLR
_
Q
K
Q
R
CP
CLR
_
Q
K
PS
Q
CP
CLR
_
Q
S
CLR
_
Q
INPUT
B
R
R
0(1)
0(2)
Q0
Q1
Q2
Q3
LOGIC DIAGRAM
344

345. MOS dan CMOS
D
D
D
D
G
G
G
G
S
S
N -Channel
S
S
P -Channel
Gambar 1.11. Simbol MOSFET
Berbeda dengan TTL, rumpun ini menggunakan transistor jenis
MOSFET (Metal Oxide Semiconductor Field Effect Transistor)
sebagai piranti aktipnya. MOSFET ini terdiri dari N-Channel dan PChannel.
Karena menggunakan efek medan maka impedansi masukan dari
transistor ini sangat besar. Oleh karena itu transistor ini sangat peka
terhadap muatan listrik statis.
345

346. MOSFET
I IN
R
V
IN
R
OUT
IN
Gambar 1.12. Rangkaian ekivalen MOSFET
Untuk sebarang nilai RIN maka besarnya tegangan masukan VIN adalah
VIN = IIN x RIN
Jika
RIN = ∞ maka
VIN = IIN x ∞
=∞
Tegangan masukan yang terlalu besar akan merusak isolasi gate dari
transistor. Oleh karena itu rangkaian masukan dari transistor ini harus
diproteksi.
346

347. Proteksi Masukan
V
D1
Q1
R
A
_
Z=A
G
D2
DD
Q2
Untuk memproteksi masukan
gerbang dari tegangan lebih yang
disebabkan oleh lucutan muatan
statis, digunakan rangkaian
proteksi yang umumnya terdiri
dari tahanan sebagai pembatas
arus dan dioda sebagai pembatas
tegangan.
Dioda D1 dan D2 berfungsi sebagai clamping dioda. Jika tegangan
masukan > VDD maka D1 akan menghantar sehingga tegangan G akan
dibatasi sebesar VDD + VF.
Jika tegangan masukan < GND maka D2 akan mengahntar sehingga
tegangan G akan dibatasi sebesar –0,7V.
347

348. Contoh-contoh Rangkaian dengan MOSFET
V
V
DD
Q2
Q4
Y
A
Q1
(a) Gerbang NOT
DD
Q1
A
Q2
B
Q3
Y
C
(b) Gerbang NOR
Pada gambar (a) transistor Q2 berfungsi sebagai sumber arus konstan
(pengganti tahanan. Besarnya tegangan Y ditentukan oleh
konduktansi transistor Q1.
Pada gambar (b) transistor Q4 yang berfungsi sebagai sumber arus
konstan. Tegangan Y akan tinggi jika Q1, Q2 dan Q3 tidak
menghantar.
348

349. Contoh-contoh rangkaian dengan CMOS
V
V
Q1
A
DD
A
DD
Q2
__
Z = AB
S
D
Q2
V
Q1
Q2
B
A
DD
_
Z =A
Q3
B
Q3
____
Z =A+B
Q1
D
Q4
Q4
S
(a) NOT
(b) NOR
(c) NAND
Disini digunakan transistor komplemen. Pada gambar (a) transistor
Q1 adalah jenis PMOS sedangkan transistor Q2 adalah jenis NMOS.
Jika tegangan A rendah maka Q1 menghantar dan Q2 menyumbat
sehingga tegangan Z akan tinggi.
Sebaliknya jika tegangan A tinggi maka Q1 menghantar dan Q2
menyumbat sehingga tegangan Z akan rendah.
349

350. Spesifikasi Standard
Rating Maksimum Absolut
Supply DC
VDD
Tegangan masukan
VIN
Arus masukan DC
IIN
Temperatur penyimpanan TS
-0,5V sampai +18VDC
-0,5V sampai VDD + 0,5VDC
±10 mADC
-65 sampai 1500C
Kondisi Operasi Yang Dianjurkan
Supply DC
VDD
+3V sampai +15VDC
Temperatur kerja
TA
Versi Militer
-55 sampai +1250C
Versi Komersial
-40 sampai +850C
350

351. Delay Propagasi dan Delay Transien
t TLH
90%
V
50%
IN
10%
t PHL
t PLH
90%
V
50%
OUT
10%
t THL
Fungsi Membalik
351

352. Buffered dan Nonbuffered
CMOS terdiri dari dua jenis, yaitu :
•Buffered
•Nonbuffered
Jenis Buffered dilengkapi dengan penguat pada bagian keluarannya
untuk meningkatkan kemampuannya
352

353. 353

354. Perbandingan CMOS dengan keluarga lain
354

355. Pengaruh Beban Kapasitip terhadap Delay Propagasi
355

356. Pengaruh Tegangan catu pada delay propagasi
356

357. 4001 dan 4002
357

358. CD4007 Dual Complementary Pair plus Inverter
358

359. 359

360. 4013 Dual D Flip-flop
360

361. 4016 Quad Bilateral Switch
Setiap kemasan mengandung empat buah analog switch. Harus dijaga
agar tegangan masukan selalu berkisar antara V DD dan GND.
361

362. 4017
362

363. 4020 14 Stage Binary Counter
363

364. 4026 Dual JK Flip-flop
364

365. 4029 Synchronous Up/Down Counter
365

366. 366

367. 367

368. 368

369. 4510 Presettable Up/Down
Decade Counter
369

370. 4511 BCD to 7-segment latch/decoder/driver
370

371. 371

372. 4518 Dual BCD Counter
372

373. LAMPIRAN
INTERFACE
LECTURE 22

374. Interface TTL dengan CMOS
TTL ke CMOS
Karena impedansi masukan CMOS sangat besar maka
keluaran TTL dapat dihubungkan langsung ke masukan
CMOS jika tegangan catuan sama (5VDC).
TTL
CMOS
TTL
Tegangan catu sama
374

375. Jika gerbang CMOS menggunakan tegangan catu yang
lebih rendah maka diperlukan rangkaian interface guna
menurunkan tegangan keluaran dari TTL.
V
CC
C1
= +5V
V
DD
=+3V
R1
TTL
R2
V
CC
>V
CMOS
DD
R1 dan R2 berfungsi untuk membagi tegangan keluaran
TTL agar berkisar antara 0 hingga 3VDC. C1 berfungsi
untuk mengkompensasi kapasitansi masukan CMOS.
375

376. Jika CMOS menggunakan tegangan catu yang lebih tinggi
maka diperlukan buffer.
+15V
R3
+5V
Q1
R1
CMOS
TTL
R2
Transistor Q1 berfungsi sebagai penguat membalik.
Tegangan keluaran tinggi/rendah dari TTL akan memberi
arus bias pada Q1 sehingga jenuh/menyumbat. Kisar
tegangan kolektor adalah 0V hingga 15V.
376

377. CMOS ke TTL
Membutuhkan buffer atau level translator yang disediakan
khusus untuk itu , yaitu 4104, 4049 (membalik) dan 4050
(tak membalik).
377

378. Masing-masing gerbang dapat men-drive hingga 2 gerbang
TTL standard.
Transistor bipolar juga dapat digunakan sebagai interface
CMOS ke TTL.
+5V
R3
+15V
Q1
R1
TTL
CMOS
R2
Perlu diperhatikan bahwa transistor berfungsi sebagai
inverter.
378

379. Tahapan perancangan
Perancangan selalu diawali dengan penentuan spesifikasi dari
rangkaian yang akan dibuat. Pada spesifikasi ini dinyatakan sifat-sifat
atau perilaku dari rangkaian tersebut. Perilaku ini dinyatakan dengan
kalimat yang menguraikan sifat-sifat dari rangkaian.
Contoh 1 : Rangkaian yang akan dibuat memiliki tiga buah tombol
tekan sebagai masukan dan tiga buah lampu sebagai keluaran.
Lampu-X dapat menyala hanya jika tombol-A ditekan dan lampu-Y
serta lampu-Z tidak menyala.
Lampu-Y dapat menyala hanya jika tombol-B ditekan dan lampu-X
serta lampu-Z tidak menyala.
Lampu-Z dapat menyala hanya jika tombol-C ditekan dan lampu-X
serta lampu-Y tidak menyala.
379

380. Dari uraian diatas diketahui bahwa rangkaian memiliki tiga masukan
dan tiga keluaran sehingga diagram baloknya dapat digambarkan..
A
X
B
Y
C
Z
DIAGRAM BALOK
Dari uraian diatas juga dapat ditentukan persamaan untuk setiap
lampu, yaitu :
X = A.Y.Z
Y = B.X.Z
Z = C.X.Y
Persamaan ini sudah sederhana sehingga tidak perlu disederhanakan
lagi.
380

381. Dari persamaan keluaran diatas maka rangkaian yang diminta dapat
digambarkan.
A
Y
X
Z
B
X
Y
Z
C
X
Z
Y
381

382. Implementasi dengan gerbang TTL
Masukan TTL akan berlogika-1 jika dibiarkan terbuka. Jika
menggunakan switch tekan sebagai masukan maka sebaiknya switch
menghubungkan masukan ke ground.
V
R
TTL
PB
SW
V
CC
PB
SW
CC
TTL
R
(a)
(b)
Pada gambar (a) penekanan switch akan memberi masukan rendah
sehingga menghasilkan keluaran logika-1.
Pada gambar (b) jika nilai R terlalu besar maka nilai masukan selalu
tinggi sehingga penekanan switch tidak memberi perubahan keluaran.
382

383. Agar dapat menyalakan lampu atau LED maka keluaran TTL perlu
disangga dengan transistor.
V
CC
X
R1
Q
IB
IC
R2
Nilai R1, R2 dan hFE dari transistor Q harus diperhitungkan agar
dengan IB yang dihasilkan, transistor dapat menjadi jenuh.
IB ≥ IC / hFE
383

384. Rangkaian lengkap
V
V
CC
CC
X
R1
Q1
A
Y
X
R4
Z
R7
Y
R2
Q2
B
X
Y
R5
Z
R8
Z
R3
Q3
C
X
Y
Z
R6
R9
384

385. Contoh 2 : Rangkaian yang akan dibuat harus dapat menstart dan men-stop suatu pompa air dimana pompa akan
start jika isi tangki kurang dari 30% dan akan stop jika isi
tangki sudah mencapai 90%.
Dari uraian diketahui bahwa rangkaian mempunyai dua
masukan, yaitu masukan 30% dan masukan 90%.
Diketahui juga bahwa rangkaian mempunyai satu keluaran
untuk men-start / stop pompa.
P
P
P
A
90%
A
90%
B
30%
START
A
90%
B
30%
B
30%
STOP
385

386. PENGOSONGAN
PENGISIAN
A
A
P
B
B
P
DIAGRAM BALOK
t
TIMING DIAGRAM
Pada proses pengosongan, pompa belum akan start pada saat A = 0
dan B = 1, tetapi baru akan start jika A = B = 0.
Pada proses pengisian, pompa akan terus berjalan pada saat A = 0 dan
B = 1 dan baru akan berhenti jika A = B = 1.
Oleh karena itu diperlukan suatu cara agar pompa tetap jalan pada
proses pengisian saat A = 0 dan B = 1. Untuk ini dapat digunakan
flipflop jenis RS.
386

387. Flipflop akan di-set jika A = B = 0 dan akan di-reset jika A = B = 1.
Jika menggunakan flipflop dengan gerbang NOR, maka logika yang
dibutuhkan untuk masukan R dan S adalah logika-1. Maka persamaan
masukan untuk R dan S adalah :
S = A.B = A + B
R = A.B
A
0
0
1
1
B
0
1
0
1
S
1
0
0
0
R
0
0
0
1
A
B
R
P
S
A
B
R
P
S
387

388. Jika menggunakan flipflop dengan gerbang NAND, maka logika yang
dibutuhkan untuk masukan R dan S adalah logika-0. Maka persamaan
masukan untuk R dan S adalah :
S = A.B = A + B
S=A+B
R = A.B
R = A.B
A
0
0
1
1
B
0
1
0
1
S
0
1
1
1
R
1
1
1
0
A
B
S
P
R
388

389. Peraga 7-segmen
Peraga 7-segmen berfungsi untuk menampilkan angka 0 sampai 9.
Segmen-segmen diberi label : a, b, c, d, e, f dan g.
a
f
g
e
b
c
d
Dengan menyalakan segmen tertentu maka dapat ditampilkan karakter
0 sampai dengan karakter 9.
Peraga umumnya menggunakan LED (Light Emitting Diode) atau
LCD (Liquid Crystal Display). Peraga LED terdiri dari :
1. Common Anode
2. Common Cathode
389

390. a
b
c
d
e
f
g
Common
Anode
a
b
c
d
e
f
g
Common
Cathode
Pada jenis Common Anode diperlukan driver dengan keluaran aktip
rendah (misalnya SN-7447) sedangkan pada jenis Common Cathode
diperlukan driver dengan keluaran aktip tinggi (misalnya SN-7448).
390

391. Common Anode
V
a
b
R1
Ia
Q1
c
R2
Ib
Q2
d
R3
Ic
e
R4
Id
Q3
Q4
f
R5
Ie
Q5
CC
g
R6
If
Q6
R7
Ig
Q7
Driv er
Driver menggunakan transistor NPN sebagai switch untuk menyalakan
setiap segmen.
Tahanan R1 sampai R7 berfungsi untuk membatasi arus setiap segmen.
Besarnya arus segmen adalah (VCC – VF – VCE(SAT) ) / R dimana :
VF : tegangan jatuh pada LED
VCE(SAT) : VCE saturasi dari transistor
391

392. Driv er
V
Q1
R1
a
Q2
Ia
R2
b
Q3
Ib
R3
c
Q4
Ic
R4
d
Q5
Id
R5
e
Q6
Ie
R6
f
CC
Q7
If
R7
Ig
g
Common Cathode
Driver menggunakan transistor PNP sebagai switch untuk menyalakan
setiap segmen.
Driver umumnya dilengkapi dengan dekoder BCD ke 7-segmen
sehingga dapat menampilkan keluaran pancacah BCD.
392

393. Tabel kebenaran SN-7447
393

394. Pencacah Decimal 1-digit
V
CC
14
13
12
11
10
7
8
IN-A
NC
Q0
Q3
GND
Q1
Q2
V
R
R
7490
IN-B
1
a
b
c
d
e
f
R
2
Q
Q
B
C
Q
B
Q
IN-A
A
IN
R
9(2)
R
5
9(1)
6
9(2)
7
Q1
Q2
Q3
A
0(1)
R
Mod-2
Mod-5
B
SN-7490
9(1)
CC
A
IN
R
4
Q0
C
D
NC
PINOUT
g
SN-7447
D
R
0(2)
3
0(1)
Clock
IN-B
0(2)
LOGIC SYMBOL
Reset
394

395. Dengan menghubungkan QA ke INB maka SN-7490 akan menjadi
pencacah BCD. Keluaran dari pencacah di-dekode oleh SN-7447
mejadi format 7-segmen dan diteruskan ke peraga LED 7-segmen
common anode. Arus segmen dibatasi oleh tahanan yang terpasang
seri dengan LED.
Peralihan logika-1 ke logika-0 pada IN A akan mengakibatkan
pencacah mencacah sehingga isinya bertambah satu. Pada pulsa
kesepuluh isi pencacah akan kembali menjadi nol.
Logika-1 pada masukan R0(1) dan R0(2) akan me-reset pencacah
sehingga isinya menjadi nol.
Agar tidak berfungsi maka masukan R9(1) dan R9(2) dihubungkan ke
ground sehingga selalu berlogika-0.
395

396. Pencacah Decimal 3-digit
V
a
b
c
V
CC
d
e
f
g
a
b
SN-7447
D
Q
Q
B
C
Q
A
B
Q
D
SN-7490
IN
9(1)
R
9(2)
R
0(1)
R
Q
A
IN
R
d
e
f
g
a
b
SN-7447
C
D
c
V
CC
0(2)
Q
B
C
Q
A
B
Q
D
SN-7490
IN
A
R
9(1)
R
9(2)
R
0(1)
R
Q
A
IN
B
d
e
f
g
SN-7447
C
D
c
CC
0(2)
C
D
Q
B
C
Q
A
B
Q
A
IN
B
IN
B
A
SN-7490
A
R
9(1)
R
9(2)
R
0(1)
R
Clock
0(2)
Reset
396

397. Pulsa clock diberikan pada pencacah satuan (paling kanan). Pada
pulsa clock ke-10, keluaran QD akan turun sehingga memicu pencacah
puluhan sehingga isinya bertambah satu. Demikian pula pada pulsa
clock ke-20, ke-30 sampai ke-90.
Pada pulsa clock ke-100, isi pencacah puluhan akan kembali menjadi
nol sehingga keluaran QD akan turun dan memicu pencacah ratusan
sehingga isi pencacah ini bertambah satu. Demikian pula pada pulsa
ke-200, ke-300 sampai dengan ke-900.
Pada pulsa clock ke-1000, Isi semua pencacah akan kembali nol. Jika
ada pencacah ke-4 (puluhan ribu) maka isi pencacah ini akan
bertambah satu.
Karena pemicuan terjadi beruntun maka pencacah ini termasuk jenis
pencacah tak serempak dan disebut sebagai Ripple Carry Counter.
397

398. Jam Digital
Jam digital sebenarnya adalah pencacah yang mendapat satu pulsa per
detik (jam 6-digit) atau satu pulsa per menit (jam 4-digit).
Pada jam 6-digit format tampilan adalah JJ:MM:DD, dimana :
JJ adalah jam, MM adalah menit dan DD adalah detik. Pencacah detik
adalah pencacah modulus-10 karena menghitung dari 0 sampai dengan
9 sedangkan pencacah puluhan detik adalah pencacah modulus-6
karena menghitung dari 0 sampai dengan 5. Dengan demikian maka
tampilan terbesar detik adalah 59.
Pencacah untuk menit juga terdiri dari pencacah modulus-10 untuk
menit dan pencacah modulus-5 untuk puluhan detik. Dengan demikian
maka tampilan terbesar menit juga 59.
Untuk pencacah jam harus digunakan pencacah modulus 24 karena
kedua digit dari jam harus dapat menghitung dari 0 sampai dengan 23,
untuk mode 24 jam.
Untuk mode 12 jam diperlukan teknik khusus karena pencacah harus
dapat menghitung dari 1 sampai 12 dan kembali ke 1.
398

399. Jam
Puluhan
a
b
c
Jam
Satuan
d
e
f
g
a
b
Decoder/
Driver
D
C
c
Menit
Puluhan
d
e
f
g
a
b
Decoder/
Driver
B
Q
A
B
Q
D
A
Q
MOD-24
C
D
Q
d
e
f
g
a
b
Decoder/
Driver
B
C
c
Menit
Satuan
Q
A
B
Q
CP
D
A
Q
C
D
Q
MOD-6
d
e
f
g
a
b
Decoder/
Driver
B
C
c
Detik
Puluhan
Q
A
B
Q
D
A
CP
Q
C
D
Q
MOD-10
d
e
f
g
a
b
Decoder/
Driver
B
C
c
Detik
Satuan
Q
A
B
Q
D
A
CP
Q
C
D
Q
B
C
MOD-6
c
d
e
f
g
Decoder/
Driver
Q
A
B
Q
D
A
CP
Q
C
D
Q
B
C
MOD-10
Q
A
B
Q
A
CP
OSCILLATOR
1 Hz
399

400. Jam
Puluhan
a
b
c
d
Jam
Satuan
e
f
g
a
b
Decoder/
Driver
D
C
c
d
Menit
Puluhan
e
f
g
a
b
Decoder/
Driver
B
Q
A
B
Q
D
A
Q
MOD-24
C
D
Q
d
e
f
g
a
b
Decoder/
Driver
B
C
c
Menit
Satuan
Q
A
B
Q
CP
D
A
Q
C
D
Q
B
C
MOD-6
c
d
e
f
g
Decoder/
Driver
Q
A
B
Q
D
A
CP
OSCILLATOR
1 Hz
Q
C
D
Q
B
C
Q
MOD-10
A
B
Q
A
CP
: 60
400

401. Pencacah Modulus-24
Q
D
Q
C
Q
B
Q
PULUHAN
A
CP
R
0(1)
R
0(2)
Q
D
Q
C
Q
B
Q
SATUAN
A
CP
R
0(1)
R
0(2)
Pada pulsa clock ke-24, keluaran QC dari pencacah satuan dan
keluaran QB dan pencacah puluhan akan tinggi sehingga keluaran dari
gerbang AND akan tinggi sehingga me-reset kedua pencacah. Dengan
demikian maka pencacah hanya dapat mencacah dari 0 sampai 23 dan
kembali ke 0.
401

402. Jam digital dengan mode 12 jam
Pada dasarnya sama dengan jam digital mode 24 jam. Perbedaan
hanya terletak pada pencacah jam yang menghitung dari 1 sampai
dengan 12.
Pencacah ini harus terdiri dari dua bagian. Bagian pertama yang
mencacah satuan merupakan pencacah BCD, karena harus dapat
menghitung dari 0 sampai dengan 9 dan harus dapat dapat di-preset ke
1 pada pulsa ke-13.
Bagian kedua pencacah modulus-2 karena harus dapat menghitung
sampai dengan 1. Untuk ini dapat digunakan sebuah flipflop.
402

403. Pencacah modulus-13 yang dapat dipreset ke 1
Q
CLR
J
CP
Q
D
LD
K
D
Q
C
Q
B
MOD-10
D
D
C
Q
A
CP
D
B
D
A
V
CC
Pada pulsa clock ke-13, semua masukan gerbang AND akan tinggi
sehingga keluarannya tinggi dan me-reset flipflop JK dan mem-preset
pencacah Mod-10 ke nilai awal 1.
403