Ringkasan artikel ini membahas implementasi pembagi kompleks yang efisien di FPGA dengan menggunakan representasi bilangan floating point IEEE 754. Metode baru yang disebut teknik reuse modul digunakan untuk mengurangi luas keseluruhan modul pembagi dengan biaya peningkatan waktu komputasi. Desain pembagi kompleks dirancang dan diimplementasikan pada FPGA keluarga Xilinx Artix-7 dan Virtex-5. Hasil simulasi menunjukkan pengurangan luas yang

1. TELKOMNIKA, Vol.13, No.2, June 2015, pp. 125~132
ISSN: 1693-6930, accredited A by DIKTI, Decree No: 58/DIKTI/Kep/2013
DOI: 10.12928/TELKOMNIKA.v13i2.xxxx ν 25
Ringkasan Artikel - Tentang Implementasi FPGA
Pembatas Kompleks IEEE 754 yang Efisien
Cahya Utama Purwa Negara1
, Pangestu Sapto Prabowo2
, Abdul Lathifudin Ghafur3
Program StudiTeknik Elektro, Fakultas Teknologi Industri, Universitas Ahmad Dahlan
Jalan Prof. Doktor Soepomo, S.H. Janturan, Warungboto, Umbulharjo, Kota Yogyakarta,
Daerah Istimewa Yogyakarta 55164
e-mail: cahya.utama63@gmail.com1
, saptopangestu7@gmail.com2
, alathifghafur@gmail.com3
Abstract
Algoritma divisi kurang sering digunakan tidak seperti operasi aritmatika lainnya. Tetapi itu tidak
dapat dihindari dalam beberapa sistem untuk dicapai beberapa fungsi. Pembagian bilangan
kompleks memiliki aplikasi di bidang seperti telekomunikasi, sistem gelombang mikro,
pemrosesan sinyal, GPS dll. Pekerjaan ini mengusulkan metode area-efisien untuk
implementasi pembagi kompleks pada FPGA. Itu operan direpresentasikan dalam format
floating point presisi tunggal (IEEE754). Metode baru yang disebut teknik reuse modul adalah
digunakan untuk mengurangi pemanfaatan perangkat pada FPGA. Desain yang diusulkan
dianalisis menggunakan simulasi dan implementasi hasil pada Xilinx Artix-7 dan Virtex-5 FPGA
keluarga.
Keywords: FPGA, Algoritma, Divisi, Xilinx Artix-7 danVirtex-5
1. Pendahuluan
Dibandingkan dengan operasi aritmatika biasa, divisi aritmtika ini jarang digunakan
karne kompleksitas dari modul pembagi. Modul pembagi lebih banyak dan membutuhkan waktu
yang banyak untuk diselesaikan disebabkan arsitekru menghindari penggunaan modul
pembagi. Akan tetai beberapa sistem memerlukan modul pembagi supaya sistem yang di
bangun fungsional. Oleh karena itu desain pembagi cukup penting dalam kinerja sistem.
Pembagi kompleks merupakan modul yang mengambil dua bilangan kompleks sebagai
input pembilang dan penyebut dan menghasilkan bilangan kompleks lainnya. Aplikasi
Pembagian bilangan kompleks terdapat pada banyakbidang seperti pemrosesan sinyal,
telekomunikasi dll. Pembatasan pembagi komplkes pada FPGA menggunakan representasi
floating point. FPGA membantu dalam memecagkan masalah yang berbeda karena
kemampuan reoknfigurasi. Dengan tenik reuse akan mengurangi ukuran toal dari pembagi
biaya peningkatan waktu dan sinyal kontrol.
2. Metode Sebelumnya
Ketika algoritma yang mneghasilkan hasil bagi antara a+ib dengan c+id mengalami
underflow, maka akan dimodifikasi sehingga tidak mengalaminya. Dari modifikasi tersebut di
gunakan Divisi SRT yang merupakan algoritma pembagian yang sederhana. Pengurangan
digunakan sebagai operator dan tidak menggunakan sejumlah bit hasil bagi. Dalam arsitektur
pembagian dan sirkuit lainpada kinerja dianalisisi untuk radix-2 dan radix-4 SRT pembagi.
Verifikasi sirkuit divisi ini mirip dengan intel prosesor Pentium. Teknik yang digunakan
untukpembagian kompleks radix tinggi diusulkan leh berdasarkan operasn spescaling dan digit
kekabuan yang memungkinkan pembulatan hasil bagi yang kompleks. Implementasi fixed point
dari arsitektur pembagi yang memiliki nilai yang rumit akan diimplementasikan pada FPGA
dengan berbagai macam algoritma, contohnya radix-16 dengan gabungan pembagi komleks/
modul akar kuadrat.
Received February 23, 2014; Revised May 29, 2014; Accepted June 12, 2014

2. ν ISSN: 1693-6930
3. Usulan Desain
3.1. Pembagi Kompleks menggunakan Look Up Table Approach
Modul pembagi ini berisi modul berbeda seperti Gambar 1. Itu modul adalah
modul pengali, modul normalisasi, pengendali pengecualian, eksponen kalkulator,
seleksi selisih melihat ke atas meja dan modul perhitungan quotient terakhir.
i. Modul perkalian dan kalkulator
ii. Modul normalisasi
iii. Exception handler
iv. Perhitungan komputasi
v. Modul perhitungan quotient akhir
Gambar 1. Mengusulkan pembagi kompleks Presisi Tunggal Presisi
3.2. Pembagi Kompleks menggunakan Look Up Table Approach
Gambar 2. Pembagi Kompleks yang dimodifikasi dengan Modul Reuse.
TELKOMNIKA Vol. 13, No. 2, June 2015 : 125 – 132
26

3. TELKOMNIKA ISSN: 1693-6930 ν
Untuk divisi titik apung pada bagian nyata dan bagian imaginer dari arsitektur
divisi kmpleks modul redundan. Konsep redundansi waktu digunakan untuk
menghilangkan penggunaan salah satu divisi floating point unit untuk mengurangi
area keseluruhan dari modul divisi yang kompleks akan tetapi pengurangan daerah
dating dengan biaya peningkatan total waktu yag diperlukan untuk menghitung
hasil akhir seperti gambar 2.
Karena unit divisi floating point adalah unit yang mengambil porsi utama dari
total area, pengurangan dalam luas total cukup besar. Area yang diambil oleh
multiplexer dan demultiplexer yang diperlukan untuk berpindah antar operasi
pembagian pada bagian-bagian nyata dan imajiner sangat kecil dibandingkan
dengan luas satu titik mengambang unit divisi.
4. Implementasi FPGA dan Hasil Simulasi
Untuk memahami efektivitas arsitektur divisi kompleks yang diusulkan, desain
diimplementasikan Keluarga Xilinx Artix-7 dan Virtex-5 FPGA. Implementasi FPGA dilakuka
menggunakan ISE versi 14.5 dan disintesis untuk perangkat Artix-7 xc7a100t-2csg324 dan
Virtex-5 xc5vlx110t-2ff1136.
4.1.Hasil simulasi
Setelah fase implementasi yang berbeda, yaitu, menerjemahkan, memetakan,
dan menempatkan & rute, simulasi rute pos dilakukan untuk mengamati kinerja
arsitektur yang tepat. Simulasi pasca-rute adalah emulasi paling dekat dengan
sebenarnya mengunduh desain ke perangkat. Hal ini dilakukan untuk memeriksa
apakah desain memenuhi persyaratan waktu yang sebenarnya diharapkan atau
tidak. Gambar. 4 menunjukkan simulasi pasca-rute dari pembagi kompleks floating
point tanpa deteksi kesalahan.
Gambar. 4. Simulasi pasca-rute untuk 2 + 1i dibagi dengan 1 + 2i
5. Conclusion
Hasilnya menunjukkan bahwa ada pengurangan yang signifikan dalam pemanfaatan
perangkat dengan biaya peningkatan waktu komputasi ketika modul digunakan kembali teknik
digunakan. Mengurangi waktu komputasi tanpa peningkatan area lebih lanjut dapat dianggap
sebagai masa depan ruang lingkup pekerjaan ini. Juga, pembagi kompleks yang toleran
kesalahan juga dapat dirancang dengan sedikit modifikasi dalam arsitektur asli.
Title of Paper.. Title of Paper.. (First Author)
27

4. ν ISSN: 1693-6930
References
[1] A. A. Varghese, C. Pradeep, M. E. Eapen, and R. Radhakrishnan, “FPGA Implementation of
Area-Efficient IEEE 754 Complex Divider,” Procedia Technol., vol. 24, pp. 1120–1126, 2016.
[2] TELKOMNIKA (Telecommunication Computing Electronics and Control)
Publisher: Universitas Ahmad Dahlan
TELKOMNIKA Vol. 13, No. 2, June 2015 : 125 – 132
28