1. TELKOMNIKA, Vol.13, No.2, June 2015, pp. 125~132
ISSN: 1693-6930, accredited A by DIKTI, Decree No: 58/DIKTI/Kep/2013
DOI: 10.12928/TELKOMNIKA.v13i2.xxxx 281
Received February 23, 2014; Revised May 29, 2014; Accepted June 12, 2014
Ringkasan Artikel FPGA Implementation of Area-Efficient IEEE 754 Complex Divider
Erik Herdiyanto, Akbar Muslim, Andi Septian
Department of Electrical Engineeriing University of Ahmad Dahlan, Yogyakarta
Jl.Prof.Dr.Soepomo,S.H.,Janturan,Warungboto,Yogyakarta 55164
e-mail: erik1500022020@webmail.uad.ac.id , akbar1500022007@webmai.uad.ac.id,
andiseptian332@gmail.com
Abstract
Divisi algoritma kurang sering digunakan tidak seperti operasi aritmatika lainnya. Tetapi
tidak dapat dihindari di beberapa sistem untuk mencapai beberapa fungsi. Pembagian bilangan
kompleks memiliki aplikasi di bidang-bidang seperti telekomunikasi, sistem gelombang mikro,
pemrosesan sinyal, GPS, dll. Pekerjaan ini mengusulkan metode efisien daerah untuk
implementasi pembagi kompleks pada FPGA. Operand direpresentasikan dalam format floating
point presisi tunggal (IEEE754). Metode baru yang disebut teknik reuse modul digunakan untuk
mengurangi pemanfaatan perangkat pada FPGA. Desain yang diusulkan dianalisis
menggunakan simulasi dan hasil implementasi pada keluarga Xilinx Artix-7 dan Virtex-5 FPGA.
Keywords: Divisi Kompleks; FPGA; IEEE754; Modul Reuse
1. Pengantar
Dibandingkan dengan operasi
aritmatika seperti penambahan,
pengurangan dan perkalian, aritmatika
pembagian hampir tidak digunakan. Ini
karena Ukuran modul pembagi lebih banyak
dan dibutuhkan lebih banyak waktu untuk
penyelesaiannya, tidak seperti operasi
aritmatika lainnya.
Pembagi kompleks adalah modul
yang mengambil dua bilangan kompleks
sebagai pembilang dan penyebutnya input
dan menghasilkan bilangan kompleks lain
pada hasil pembagian. Bilangan kompleks
adalah bilangan yang terdiri dari bagian real
dan bagian imajiner. Pembagian bilangan
kompleks telah banyak mendapat aplikasi di
bidang seperti pemrosesan sinyal,
telekomunikasi, teori kontrol, sistem
microwave, dll. Pembatas kompleks yang
dapat digunakan dalam sistem berbasis
FPGA yang menggunakan representasi
floating point presisi tunggal diusulkan
dalam makalah ini. FPGA membantu dalam
memecahkan masalah yang berbeda terkait
dengan kemampuan dan ketersediaan
proses karena kemampuan rekonfigurasi.
Sebuah teknik reuse modul digunakan untuk
mengurangi ukuran total pembagi dengan
biaya peningkatan waktu perhitungan dan
sinyal kontrol ekstra.
Makalah ini disusun dalam lima
bagian. Bagian II membahas karya-karya
sebelumnya yang terkait dengan divisi
algoritma dan aritmatika bilangan kompleks.
Rancangan floating point divider presisi
tunggal yang diusulkan dan metode
penggunaan kembali modul dibahas dalam
bagian III. Hasil simulasi dan rincian
penerapan diberikan dalam bagian IV.
Bagian V menyimpulkan pekerjaan bersama
dengan ruang lingkup pekerjaan masa
depan.
2. Research Method
2.1. Pembagi Kompleks menggunakan
Look Up Table Approach
Modul pembagian kompleks yang diusulkan
untuk floating point berisi modul yang
berbeda seperti yang ditunjukkan pada
Gambar 1.
2. ISSN: 1693-6930
TELKOMNIKA Vol. 13, No. 2, June 2015 : 125 – 132
282
Gbr. 1. Mengusulkan Pembagi
Kompleks Presisi Tunggal Presisi.
i) Modul perkalian dan penyebut
kalkulator
Modul ini digunakan untuk
menggandakan penggabung
kompleks penyebut dengan
pembilang dan penyebut. Modul
ini menghasilkan tiga output
pembilang yang untuk bagian real,
pembilang untuk bagian imajiner,
penyebut umum untuk kedua
bagian, yang semuanya adalah
bilangan real. Untuk dua bilangan
kompleks dengan y=a+ib dan
z=c+id
(1)
ii) Perhitungan Quotient
Modul perhitungan hasil bagi
memiliki gerbang xor. Gerbang xor
secara langsung menghitung bit
dari hasil bagi yang mengambil bit
pembilang dan penyebut sebagai
inputnya. Kalkulator eksponen
menghitung untuk hasil bagi
berdasarkan persamaan.
(3)
2.2. Pembagi Kompleks menggunakan
Pendekatan Tabel Pencarian.
Gambar. 2. Pembagi
Kompleks yang dimodifikasi dengan
Modul Reuse.
Unit divisi titik apung di bagian
real dan bagian imajiner dari arsitektur
divisi kompleks adalah modul
redundan. Digunakan untuk
menghilangkan penggunaan salah
satu unit divisi floating point untuk
mengurangi keseluruhan area dari
modul divisi yang kompleks. Ini seperti
yang ditunjukkan pada Gambar. 2.
3. Results and Analysis
3.1. Implementasi FPGA
Untuk memahami efektivitas arsitektur divisi
kompleks yang diusulkan, desain
diimplementasikan pada keluarga Xilinx Artix-7
dan Virtex-5 FPGA. Implementasi FPGA
dilakukan menggunakan ISE versi 14.5 dan
disintesis untuk perangkat Artix-7 xc7a100t-
2csg324 dan Virtex-5 xc5vlx110t-2ff1136. Unit-
unit ini dipetakan pada tingkat yang lebih tinggi.
Tabel 1 menunjukkan perbandingan hasil
implementasi FPGA pada keluarga Artix-7 dan
Virtex-5. Artix-7 dan Virtex-5 adalah perangkat
kelas atas. Gambar. 3 menunjukkan
perbandingan pemanfaatan perangkat dalam
keluarga FPGA yang berbeda.
3. TELKOMNIKA ISSN: 1693-6930
Title of Paper.. Title of Paper.. (First Author)
283
Gambar. 3. Perbandingan Pemanfaatan
Perangkat dalam keluarga FPGA yang
berbeda.
Tabel 1. Perbandingan hasil implementasi
FPGA pada keluarga yang berbeda
3.2. Hasil Simulasi
Simulasi perilaku dilakukan sebelum
implementasi FPGA untuk memeriksa
fungsionalitas rangkaian. Setelah fase
implementasi yang berbeda, yaitu,
menerjemahkan, memetakan, dan
menempatkan & rute, simulasi rute pos
dilakukan untuk mengamati kinerja yang tepat
arsitektur. Gambar. 4 menunjukkan simulasi
pasca-rute dari pembagi kompleks floating
point tanpa deteksi kesalahan.
Gambar. 4. Simulasi pasca-rute untuk 2+1i
dibagi 1+2i
4. Conclusion
Sebuah pembagi kompleks IEEE754
diimplementasikan pada keluarga Artix-7 dan
Virtex-5 FPGA menggunakan pendekatan look
up table. Arsitektur dibuat efisien-daerah
dengan teknik baru yang disebut modul reuse.
Perbandingan arsitektur asli dan arsitektur
yang dimodifikasi menggunakan penggunaan
kembali modul dilakukan pada kedua keluarga.
Virtex-5 board memiliki utilisasi perangkat yang
sedikit lebih tinggi dibandingkan dengan
keluarga Artix-7 dalam kedua kasus. Hasilnya
menunjukkan bahwa ada pengurangan yang
signifikan dalam pemanfaatan perangkat pada
biaya peningkatan waktu komputasi ketika
teknik penggunaan kembali modul digunakan.
Mengurangi waktu komputasi tanpa
peningkatan lebih lanjut di daerah dapat
dianggap sebagai ruang lingkup pekerjaan ini di
masa mendatang. Juga, pembagi kompleks
yang toleran kesalahan juga dapat dirancang
dengan sedikit modifikasi dalam arsitektur asli.
References
[1] R. L. Smith, “Algorithm 116: Complex
division,” ACM Transactions on
Communications, vol. 5, no. 8, 1962, pp. 435.
[2] G. W. Stewart, “A note on complex division,”
ACM Transactions on Mathematical Software,
vol. 11, no. 3, 1985, pp. 238-24. [3] D. L. Harris,
S. F. Oberman, and M. A. Horowitz, “SRT
division architectures and implementations,” in
Proc. of IEEE Symosium. on Computer
Arithmetic, 1997, pp. 18-25. [4] E. M. Clarke, S.
M. German, and X. Zhao, “Verifying SRT
algorithm using Theorem Proving Techniques”,
Formal Methods in System Design, Kluwer
Academics Publishers, 1999, pp. 7-44. [5] M.
D. Ercegovac and J. M. Muller, “Complex
division with prescaling of operands,” in Proc.
IEEE International Conference on
ApplicationSpecific Systems, Architectures,
and Processors, 2003, pp. 304-314. [6]
McCann, Mark, and Pippenger, Nicholas, “SRT
Division Algorithms as Dynamical Systems”,
Siam Journals on Compuer. Society for
Industrial and Applied Mathematics, Vol. 34,
No. 6, 2005, pp. 1279–1301. [7] F. Edman and
V. Oewall, “Fixed-point implementation of a
robust complex valued divider architecture,” in
Proceedings of European Conf. Circuit Theory
and Design, Aug. 2005. [8] D. Wang, M. D.
Ercegovac, and N. Zheng, “A radix-8 complex
divider for FPGA implementation,” in
Proceedings of IEEE International Conference
on Field Programmable Logic and Applications,
2009, pp. 236-241. [9] P. Dormiani, M. D.
Ercegovac, and J. M. Muller, “Design and
implementation of a radix-4 complex division
unit with prescaling,” in Proceedings of IEEE
International Conference on Application-
specific Systems, Architectures and
Processors, 2009, pp. 83-90. [10]D. Wang and
M. D. Ercegovac, “A radix-16 combined
4. ISSN: 1693-6930
TELKOMNIKA Vol. 13, No. 2, June 2015 : 125 – 132
284
complex division/square root unit with operand
prescaling,” IEEE Transactions of
Computer,Vol. 61, No. 9, 2012, pp. 1243-1255.
[11]M. R. Patel, T. V. Shah, D. H. Shah,
“Implementation and Analysis of Interval SRT
Radix-2 Division Algorithm”, International
Journal of Electronics and Computer Science
Engineering, Vol. 1, No. 3, 2012, pp. 971-976.
[12]M. M. Kermani, N. Manoharan, and R.
Azarderakhsh, “Reliable Radix-4 Complex
Division for Fault-Sensitive Applications”, IEEE
Transactions on Computer-Aided Design of
Integrated Circuits and Systems, 2015, pp. 1-
12
5. TELKOMNIKA, Vol.13, No.2, June 2015, pp. 125~132
ISSN: 1693-6930, accredited A by DIKTI, Decree No: 58/DIKTI/Kep/2013
DOI: 10.12928/TELKOMNIKA.v13i2.xxxx 281
Received February 23, 2014; Revised May 29, 2014; Accepted June 12, 2014
