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研究発表 スライド
- 3. GaN,SiCを用いる利点 物性 Si GaN SiC バンドギャップ （eV） 絶縁破壊電界 （MV/cm） 電子移動度 （cm²/Vs） 電子飽和速度 （1×10⁷cm/s） 熱伝導率 （W/cm/K） 1.1 3.4 3.3 3.30.3 3.0 1350 7001500 1 2.5 2 1.5 2.1 4.5 ・ オン抵抗を小さくできる ・ 200℃以上の高温で動作できる ・ Siの数倍の速さで動作できる 電力変換における電力損失を 大幅に削減することが可能である！！
- 4. ○ 熱酸化法 ・ GaNに対して、絶縁膜を形成出来ない ・ SiCでは、界面や酸化膜中にCが析出する ○ 従来のCVD法 ・ 膜が緻密ではなく、欠陥が生じる Si基板 ゲート電極 チャネル ソース電極 ドレイン電極 ゲート酸化膜 p-ソース p-ドレイン n-Si 基板 ゲート酸化膜の形成 SiO2
- 6. 基板 TEOSガス マイクロ波 プラズマ室 O2ガス開発中のCVD装置 TEOSガス O2ガス O2ラジカル SiO2クラスタ TEOS酸化膜 （SiO2膜） 膜が緻密で、良質な膜界面となっている！！
- 7. Si基板 SiO2（TEOS酸化膜） Tsub = 450℃ TEOS流量 = 2sccm O2流量 = 90sccm 界面準位密度Dit [/cm2・eV] 絶縁耐圧 [MV/cm] 熱酸化膜 3.0×1010 （at -1.9V） ～10 TEOS酸化膜 4.0×1010 （at -2.1V） ～10 成膜条件 卒業生のデータ
- 8. 400℃成膜 300℃成膜 350℃成膜 TEOS-SiO2/GaN TEOS-SiO2/SiC TEOS流量 = 2 sccm, O2流量= 90 sccm C濃度 Ga濃度 GaN SiO2 Ga SiC SiO2 ー ＯＣ2Ｈ5 ｜ Ｈ5Ｃ2Ｏ－Ｓｉ－ＯＣ2Ｈ5 ｜ ＯＣ2Ｈ5 TEOSからのC
- 9. TEOS=2sccmでは、膜中に 炭素が認められる。 TEOS=0.5sccm以下では、 炭素濃度は測定不能。 1.00E+16 1.00E+17 1.00E+18 1.00E+19 1.00E+20 1.00E+21 1.00E+22 1.00E+23 0 20 40 60 80 100 120 140 160 180 炭素バック グラウンドレベル 膜中Carbon濃度 TEOS流量と炭素含有量の関係 Si基板 SiO2 Tsub=300℃ 1 : TEOS=2 sccm,酸素=90 sccm 2 : TEOS=0.5 sccm,酸素=90 sccm 3 : TEOS=0.25 sccm,酸素=90 sccm 深さ（nm） C濃度（atoms/cm³）
- 11. 上部電極,下部電極の アルミ蒸着 GaN基板を洗浄 （フッ酸→塩酸） TEOS酸化膜を形成 LCR測定 SiO2 n+-GaN n--GaN n+-GaN n--GaN SiO2 n+-GaN n--GaN Al Al 1-FO_950℃_30min 2-FN_950℃_30min 3-FO_850℃_30min 4-FN_850℃_30min 5-FO_750℃_30min 6-FN_750℃_30min 7-FO_650℃_30min 8-FN_650℃_30min 9-アニールなし O2プラズマを用いて GaN上にGaOxを形成 （10min） Tsub = 300℃ TEOS流量 = 0.5sccm O2流量 = 90sccm O2アニール,N2アニール O2,N2流量 200 ml/min 炉温度 650,750,850,950 ℃ アニール時間 30 min
- 12. Vg = 0 Efm Al SiO2 n-GaN + + + + + + + + + + + + + + + 0 2E-12 4E-12 6E-12 8E-12 1E-11 1.2E-11 1.4E-11 0.00E+00 2.00E-10 4.00E-10 6.00E-10 8.00E-10 1.00E-09 1.20E-09 -12 -10 -8 -6 -4 -2 0 2 4 6 C(F) G(mho) C-V,G-V測定について SiO2 n+-GaN n--GaN Al Al 電圧（V） 1kHz～1MHzの範囲を 24分割して測定を行う p-MOS 正孔（多数キャリア） 電子（少数キャリア） n-MOS 電子（多数キャリア） 正孔（少数キャリア） × × × × 界面トラップ電荷Efm Vg > 0 Al SiO2 n-GaN EC Efs EV 蓄積状態 + + + + + + + + + + + + + + + + 空乏層 EC EV Efm Efs Vg < 0 Al SiO2 n-GaN 空乏状態 ++ + + ++ + + + + + + + + + + 空乏層 Vg << 0 EC EV Efm Efs Al SiO2 n-GaN 反転状態 + + + ++ + + + + + + + + + + +
- 13. 0 5E-10 1E-09 1.5E-09 2E-09 2.5E-09 3E-09 3.5E-09 -6 -4 -2 0 2 4 6 2-FN_950℃_30min 1.5E-11 2E-11 2.5E-11 3E-11 3.5E-11 4E-11 4.5E-11 -6 -4 -2 0 2 4 6 2-FN_950℃_30min 1kHz 1MHz 0 2E-10 4E-10 6E-10 8E-10 1E-09 1.2E-09 1.4E-09 1.6E-09 -6 -4 -2 0 2 4 6 8 1-FO_950℃_30min 1.5E-11 2E-11 2.5E-11 3E-11 3.5E-11 4E-11 4.5E-11 5E-11 -6 -4 -2 0 2 4 6 8 1-FO_950℃_30min 1kHz 1MHz 測定データ（シンタリング後 400℃ 15min） O₂アニール 950℃,30min 膜厚 90nm O₂アニール 950℃,30min 膜厚 90nm N₂アニール 950℃,30min 膜厚 85nm N₂アニール 950℃,30min 膜厚 85nm
- 14. 0 5E-10 1E-09 1.5E-09 2E-09 2.5E-09 3E-09 3.5E-09 4E-09 -10 -8 -6 -4 -2 0 2 4 6 8 3-FO_850℃_30min 1.4E-11 1.9E-11 2.4E-11 2.9E-11 3.4E-11 3.9E-11 4.4E-11 4.9E-11 -10 -8 -6 -4 -2 0 2 4 6 4-FN_850℃_30min 1kHz 1MHz 1E-11 1.2E-11 1.4E-11 1.6E-11 1.8E-11 2E-11 2.2E-11 2.4E-11 2.6E-11 -10 -8 -6 -4 -2 0 2 4 6 8 3-FO_850℃_30min 1kHz 1MHz 0 1E-09 2E-09 3E-09 4E-09 5E-09 6E-09 7E-09 -10 -8 -6 -4 -2 0 2 4 6 4-FN_850℃_30min O₂アニール 850℃,30min 膜厚 124nm O₂アニール 850℃,30min 膜厚 124nm N₂アニール 850℃,30min 膜厚 103nm N₂アニール 850℃,30min 膜厚 103nm
- 15. 0 2E-10 4E-10 6E-10 8E-10 1E-09 1.2E-09 1.4E-09 1.6E-09 1.8E-09 2E-09 -12 -10 -8 -6 -4 -2 0 2 4 6 8 10 6-FN_750℃_30min 1E-11 1.5E-11 2E-11 2.5E-11 3E-11 3.5E-11 4E-11 -12 -10 -8 -6 -4 -2 0 2 4 6 8 10 6-FN_750℃_30min 1kHz 1MHz 0 5E-10 1E-09 1.5E-09 2E-09 2.5E-09 -6 -4 -2 0 2 4 6 5-FO_750℃_30min 1.5E-11 2E-11 2.5E-11 3E-11 3.5E-11 4E-11 -6 -4 -2 0 2 4 6 5-FO_750℃_30min 1kHz 1MHz O₂アニール 750℃,30min 膜厚 121nm O₂アニール 750℃,30min 膜厚 121nm N₂アニール 750℃,30min 膜厚 122nm N₂アニール 750℃,30min 膜厚 122nm
- 16. 0 2E-10 4E-10 6E-10 8E-10 1E-09 1.2E-09 1.4E-09 1.6E-09 1.8E-09 2E-09 -10 -8 -6 -4 -2 0 2 4 8-FN_650℃_30min 1.2E-11 1.7E-11 2.2E-11 2.7E-11 3.2E-11 3.7E-11 4.2E-11 -10 -8 -6 -4 -2 0 2 4 6 8-FN_650℃_30min 1kHz 1MHz 0 5E-10 1E-09 1.5E-09 2E-09 2.5E-09 -12 -10 -8 -6 -4 -2 0 2 4 6 7-FO_650℃_30min 1E-11 1.5E-11 2E-11 2.5E-11 3E-11 3.5E-11 4E-11 -12 -10 -8 -6 -4 -2 0 2 4 6 8 7-FO_650℃_30min 1kHz 1MHz O₂アニール 650℃,30min 膜厚 126nm O₂アニール 650℃,30min 膜厚 126nm N₂アニール 650℃,30min 膜厚 102nm N₂アニール 650℃,30min 膜厚 102nm
- 17. 0 5E-10 1E-09 1.5E-09 2E-09 2.5E-09 -12 -10 -8 -6 -4 -2 0 2 4 9-アニールなし 1.4E-11 1.6E-11 1.8E-11 2E-11 2.2E-11 2.4E-11 2.6E-11 2.8E-11 -10 -8 -6 -4 -2 0 2 4 9-アニールなし 1kHz 1MHz アニールなし 膜厚 120nm アニールなし 膜厚 120nm
- 18. 1E-10 4E-10 7E-10 1E-09 1.3E-09 1.6E-09 1.9E-09 2.2E-09 2.5E-09 2.8E-09 3.1E-09 3.4E-09 3.7E-09 4E-09 4.3E-09 4.6E-09 4.9E-09 5.2E-09 5.5E-09 5.8E-09 6.1E-09 6.4E-09 -10 -8 -6 -4 -2 0 2 4 6 8 Process Sample 1 2 3 4 5 6 7 8 9 アニールガス O2 N2 O2 N2 O2 N2 O2 N2 なし アニール温度（℃） 950 950 850 850 750 750 650 650 アニール時間（min） 30 30 30 30 30 30 30 30 G-Vグラフの比較
- 19. まとめ・考察 ・ 全試料でC-Vグラフが、1kHzと1MHzでズレている。 界面準位の影響? or ヒステリシス? → ヒステリシスの可能性大 ・ ズレは950℃が最も小さく、650℃が最も大きい。 → アニール温度が影響してるのでは? ・ G-Vグラフのピーク値は、850℃が極めて大きい。 950℃がわずかではあるが小さい。 ・ 950℃はO₂アニール、650℃はN₂アニールが効果的。
Editor's Notes
- パワー半導体は 、家電、コンピュータ、自動車など身の回りのさまざまな電子機器に、電力変換を目的として使われています。これらの半導体材料として、特性の優れるシリコンが主流として用いられてきました。しかし、シリコンを材料としたパワー半導体の大幅な特性を改善することは限界に近づいてきています。 そこで、シリコン半導体に替わる次世代パワー半導体分野にGaN（ガリウムナイトライド）やSiC（シリコンカーバイド）が新たに注目されています。 半導体パワーデバイスは電力の変換に必ず必要になる半導体デバイスです。例えば、パソコンを使うとき、電源はコンセントからとる。ですが実は、家庭用コンセントからとれる電力は交流で、パソコンを駆動するために必要なのは直流なので、コンセントからとった電力を変換する必要がある。そして、そうした場面で使われているのが、半導体パワーデバイスである。他にも、ハイブリッドカーや産業用ロボット、エアコンといったモーターで動く機器でも、電力の変換が行なわれている。 電力を変換する際には常に一定のロスが出てしまう。このロスを減らすことで省エネが可能。。。
- GaN,SiCを用いる利点について説明します。GaN,SiCはSiに比べ、優れた物性値を持っています。それによって、オン抵抗を小さくできる、200℃以上の高温で動作できる、Siの数倍の速さで動作できるなどの大きな利点を得ることができます。この中でもオン抵抗を小さくできることにより、電力変換回路の電力損失を大幅に削減することが可能です。 これはSiを材料とするパワー半導体に比べて、電力損失を90％以下に削減可能なとても大きなことです。 SiCやGaNはSiに比べ，多くの面で物性値が高い。バンドギャップは約3倍，絶縁破壊電界は5倍以上，電子飽和速度は2倍以上である。熱伝導率も高い。このため，パワー素子にSiCやGaNを使えば，理論的に高い性能を見込める。
- 私の研究ではゲート酸化膜に注目しました。こちらのように、MOSトランジスタでは半導体部分に電流を流さず電界を掛けるために、ゲート酸化膜を形成しなければなりません。Si基板上に熱酸化法によって形成されたSiO2膜は、絶縁特性に優れておりゲート酸化膜として多用されています。しかし、同様の熱酸化法ではGaNに対してはそもそも絶縁膜を形成できません。また、SiCでは界面や酸化膜中に不純物であるCが析出してしまいます。CVD法では、膜が緻密ではなく欠陥が生じるなどの問題点があります。 よってGaN,SiCに最適なゲート酸化膜形成法は見つかっていません。そこで、新たなゲート酸化膜形成法の検討が必要です。 電界効果トランジスタ (FET) ゲートの電圧（チャネルの電界）によって制御する方式のトランジスタである。ゲート電極が半導体酸化物の絶縁膜を介しているものを特に MOS FET という。
- 先ほど出たCVD装置の説明をします。吹き出し口からTEOSガスと同時に、O2ガスを吹き出します。そして、このように装置内で酸化反応させて、できたSiO₂クラスタを基板上に堆積させてSiO₂膜を形成します。しかし、ご覧のとおり膜中に欠陥ができ絶縁が悪くなってしまいます。また、膜界面に未結合の部分があり、界面準位が生じてしまいます。 TEOSはモノシランに比べ爆発の危険性も低くCVD法で安全にSiO2を形成出来る。 基板上に堆積させるが膜が緻密ではない。 ㊵ 界面準位があると、デバイスの性能悪くなるので界面準位の密度を小さく抑えることが非常に重要である。 MOSダイオードを動作させる際、電荷が酸化膜/半導体界面を移動する。界面準位に捕獲された電子が出入りするとき、界面準位が多いとその分電子が出入りしづらくなってしまう。そのためMOSダイオードの動作は界面準位密度に大きく影響される。この界面準位密度の大小によって、デバイスの性能が大きく左右されるために界面準位密度を小さく抑えることが非常に重要である。
- そこで私の研究室では新たに、CVD装置を開発しています。従来のCVD装置との変更点は大きく2点あります。 1点目はTEOSガスの吹き出し口をO2ガスとは別に、より基板近くにしました。まずTEOSガスを基板に吹き付けて、基板に吸着させます。次に、2点目の変更点であるマイクロ波プラズマ室にO2ガスを吹き出します。そして、マイクロ波プラズマ室でO2ガスを高密度な酸素ラジカルにし基板に吹き付けます。このように基板表面で酸化反応させSiO2膜を形成します。この装置で堆積させたSiO2膜をTEOS酸化膜と呼ばせて頂きます。 standard cc/min、1atm (大気圧 1013 hPa)、 0℃あるいは、25℃など一定温度で規格化された ccmのこと。 ccm→cc (cm3)/min、1分間あたりに 何ccか。
- 卒業生のデータでは、Si基板上に基板温度450℃TEOS流量2sccmの条件で堆積させたTEOS酸化膜は、界面準位密度,絶縁対圧ともに熱酸化膜に近い良いデータが得られており、熱酸化法で得られるSiO₂膜と同等で良好な膜となっています。
- このグラフは実際にGaNとSiC上に堆積させたTEOS酸化膜のsims分析の結果となります。成膜条件は、TEOS流量=2sccm, O2流量=90sccmとなっています。 グラフの横軸は深さ、縦軸はそれぞれ不純物であるGa濃度、C濃度となります。GaNでは、基板温度が高くなるにつれて、このように基板のGaが偏析して膜中のGa濃度が高くなってしまいます。SiCでは、急激にC濃度が上がっているところはSiC基板のCで、それまではTEOSからのC濃度となっています。 GaNでは、膜中にGaを含ませないために基板温度を低くして成膜させたいのですが、基板温度を低くしてしまうとTEOSによる膜中のC濃度が高くなってしまいます。 よって、GaNやSiCに不純物を含まない上質な酸化膜を形成させるために、TEOS流量を変化させて膜質の調査を行っていきます。 60 sims分析→二次イオン質量分析法(SIMS)は、ppbレベルの極微量不純物元素を同定・定量できる非常に高感度な分析手法です。スパッタリングしながら測定するため、膜中の不純物の深さ方向濃度分布を得ることができます。
- こちらが、TEOS流量と炭素含有量の関係のグラフとなっています。成膜条件は、Si基板上に基板温度300℃、酸素流量は変えずにTEOS流量を2sccm,0.5sccm,0.25sccmと変化させています。この300℃はGaNでは、膜中にGaを含ませない基板温度です。グラフを見ていきますと、TEOS=2sccmでは、膜中に炭素が認められます。しかし、TEOS=0.5sccm以下では、膜中の炭素濃度は測定不能です。よって、GaN基板上に不純物を含ませないTEOS酸化膜の堆積条件がわかりました。
- 私の研究では、GaNパワートランジスタのための良質なゲート酸化膜堆積技術の開発を目的としています。 研究内容は、GaN基板上にTEOS酸化膜を堆積させ、① LCR測定によるC-V,G-Vグラフ ② SiO2/GaN界面の界面準位密度より、最適なゲート酸化膜形成条件を探っていきます。 その理由は、界面準位密度が大きいとMOSFETを高速で動かすときに問題が生じたり、ゲート電圧を変えても思い通りにソース・ドレイン間の電流がコントロールできないなどの不具合が起きてしまうからです。界面準位が生じる理由はSiO2と半導体の結晶構造が異なるためである。MOSダイオードを動作させる際、電荷が酸化膜/半導体界面を移動する。界面準位に捕獲された電子が出入りするとき、界面準位が多いとその分電子が出入りしづらくなってしまう。そのためMOSダイオードの動作は界面準位密度に大きく影響される。この界面準位密度の大小によって、デバイスの性能が大きく左右されるために界面準位密度を小さく抑えることが非常に重要である。 ㉚
- 研究手順は、まずGaN基板を無機洗浄して、洗浄した基板にTEOS酸化膜を形成します。前処理として、O2プラズマを用いてGaN上にGaOxを形成しています。成膜条件は、こちらになります。次に、O2アニール,N2アニール 処理をしています。O2アニールは膜中の酸素欠損を補うこと、N2アニールはSi-Oの結合を補うことを期待しています。そして、真空蒸着装置で上部電極、下部電極のアルミ蒸着を行い、電気炉で水素アニール処理を行った後、プローバで絶縁耐圧を測定します。 TEOS流量を減らして堆積させたら、不純物であるC（カーボン）を引き抜きながら試料を作製できるのではないかと考えた。 それに伴って堆積時間も長くなる。
- C-V,G-V測定について説明します。このようなGaNのMOSダイオードを作製して、測定しています。 測定データはこちらです。グラフの横軸は電圧、縦軸はピンク色のC-Vグラフは容量、青色のG-Vグラフはコンダクタンスとなっています。周波数を1kHz～1MHzの範囲を24分割して測定を行っています。 MOSダイオードのバンド図がこちらです。n型ですので、フェルミレベルが真ん中より上で電子が多数キャリア、正孔が少数キャリアとなっています。正の電圧を掛けると、アルミのフェルミレベルが下がり、それにつられてSiO2膜とGaNのバンドが曲がります。アルミの電子が減ったことで+に帯電するので、多数キャリアの電子がSiO2膜近傍に蓄積します。 C-Vグラフでは、蓄積状態がここを示しています。負の電圧を掛けると、先ほどと逆の現象が起こり、SiO2膜近傍に多数キャリアが存在しない空乏層が生じます。よって、C-Vグラフでは容量が減っていきます。 さらに負の電圧を掛けていくと、バンドが大きく曲がりSiO2膜近傍はp反転して正孔が溜まります。このp反転してできた正孔は熱励起によって生じ、応答が遅いのでC-Vグラフには現れません。 次に、界面に欠陥があると界面トラップ電荷が溜まってしまうので、C-Vグラフがだれてしまいます。G-Vグラフでは、この界面準位がピークとして出ます。
- C－V曲線からは、酸化膜内固定電荷と界面トラップ電荷の両方の情報が現れる。負の酸化膜内固定電荷が存在する場合、表面電位を変化させるのでフラットバンド電圧が変化する(図4.4(a))。また、半導体表面層にアクセプタがある場合も、フラットバンド電圧が変化する(図4.4(b))。そのためC-V曲線のシフトとして見える。つまり、酸化膜内固定電荷が多いほど、半導体表面層のアクセプタ濃度が高いほど、曲線のシフト量は大きくなる。界面トラップ電荷は界面トラップ容量を生じるのでC－V曲線のだれに見える。つまり界面準位が多いと界面トラップ容量を充たすために高い電圧が必要となり反転側から蓄積側への立ち上がりがなだらかになってしまう。 G－V曲線からは、界面トラップ電荷の情報が感度良く見える。G－V測定は周波数に追従できる電荷の出入りをコンダクタンスGとして測る。そのため、空乏状態でコンダクタンスGは増加しピークを作る。反転側と蓄積側では界面準位を介する電荷の出入りはないのでGの値は0となる。