This slide is for the introduction of Hardware Design Exercises class. Very basic VHDL sample program is described for new learners.

1. ハードウエア設計演習
小山 幸伸
新領域融合研究センター/国立情報学研究所
大分工業高等専門学校

2. 「ハードウエア記述言語」
 ハードウェア記述言語
 Hardware Description Language (HDL)とは、
デジタル集積回路を設計するための
 コンピュータ言語です。

3. 電子回路の復習
様々な論理回路
A B Z
L L L
L H L
H L L
H H H
A B Z
L L L
L H H
H L H
H H H
A B Z
L L L
L H H
H L H
H H L
A Z
L H
H L
(1) Z=AB (2) Z=A+B
(3) Z=A’
(4) Z=A’B+AB’

4. 基礎演習, 工学実験の復習
 74??シリーズや14???シリーズなどのロジックICの動
作確認をブレッドボード上でした（はず）。
 回路が大規模になると、配線,デバッグ, 仕様変更が大
変。
7400

5. プログラマブル・デバイスの利用
XILINX CoolRunner-II
XC2C32A6VQ44C
XILINX SPARTAN-6LX
XC6SLX9-2TQG144C
• CPLD
(Complex Programmable
Logic Device)
FPGA
(Field-programmable gate array)
2000円くらい300円くらい

6. プログラマブルデバイスの利用例
いずれも、入力信号の処理に、
XILINXのFPGAを利用している。
約10,000
アンテナ
６６アンテナ

7. ハードウェア記述言語の色々
 Verilog HDL

 VHDL (VHSIC HDL,
 Very High Speed Integrated Circuits HDL)

 SystemC など

8. NOT回路(not_gate.vhdl) ①
1: library IEEE;
2: use IEEE.STD_LOGIC_1164.all;
3:
4: entity NOT_GATE is
5: port(
6: A : in std_logic;
7: Z : out std_logic);
8: end NOT_GATE;
9:
ライブラリ名
パッケージ名
エンティティ部は、１つ
の設計単位を表現し、回
路名(エンティティ名)と外
部のインターフェイスを
定義します。

9. NOT回路(not_gate.vhdl) ②
10: architecture NOT_GATE_A of NOT_GATE is
11: begin
12: Z <= not A;
13: end NOT_GATE_A;
アーキテクチャーは、
エンティティ定義され
た回路の内部動作を定
義する。
アーキテチャー
名
エンティティ
名
ここまでは、AとZの関係を定義したのみ。
動作確認には、Aに入力する必要あり。

10. シミュレーターを用いた
シミュレーション
 GHDL: VHDLのコンパイラの実装のひとつ。
 GTKWave: 入出力波形の可視化。

11. 動作確認のための、Testbenchの作成 ①
(not_gate_tb.vhdl)
1: library IEEE;
2: use IEEE.STD_LOGIC_1164.all;
3:
4: entity NOT_GATE_TB is
5: end NOT_GATE_TB;
6:
7: architecture SIM of NOT_GATE_TB is
8: signal A : std_logic;
9: signal Z : std_logic;
空のエンティティ
シミュレーション用のアーキテクチャー
名SIMを定義する。
信号名とデータ・タイプを指定する。

12. 続：動作確認のための、Testbenchの作成 ②
(not_gate_tb.vhdl)
10: component NOT_GATE
11: port(
12: A : in std_logic;
13: Z : out std_logic
14: );
15: end component;
16:
ポートを定義する。

13. 続：動作確認のための、Testbenchの作成 ③
(not_gate_tb.vhdl)
17: begin
18: not_gate0: NOT_GATE port map(A, Z);
19:
20: process begin
21: A <= ‘0’; wait for 10 us;
22: A <=‘1’; wait for 10 us;
23: A <=‘0’; wait for 10 us;
24: assert (false) report “Simulation
End!” severity failure;
25: end process;
26: end SIM;
ポートAに信号を与える。
テストベンチを停止するコマンド。

14. GHDLの実行方法
 $ gdhl --clean
 $ ghdl –a not_gate.vhdl
 $ ghdl –a not_gate_tb.vhdl

 $ ghdl –e not_gate
 $ ghdl –e not_gate_tb

 $ ghdl –r not_gate_tb
 –vcd=hoge.vcd
 $ gtkwave hoge.vcd
以前の実行時の設定をクリアす
る。
vhdlファイルを解析する。
実行ファイルを作る。
実行する。
可視化する。

15. NOT回路の入出力の可視化

16. 付録

17. 演習問題１
 下記のプログラミングを行い、
動作確認せよ。
1. AND回路
2. OR回路
1. NAND回路
2. NOR回路
3. XOR回路
1. 3入力NAND回路
 ANDとNOTによって構成さ
れる、下記の回路をプログラ
ムし、動作確認せよ。

18. 演習問題２
 半加算器をプログラムし、動
作確認せよ。
 全加算器をプログラムし、動
作確認せよ(Component使用)
A B C S
L L L L
L H L H
H L L H
H H H L
A B X C S
L L L L L
L L H L H
L H L L H
L H H H L
H L L L H
H L H H L
H H L H L
H H H H H
定義した
半加算器
を使い回

19. AND回路(and.vhdl)
library IEEE;
use
IEEE.STD_LOGICc_1164.all;
entity AND is
port(
A : in std_logic;
B : in std_logic;
Z : out std_logic);
end and_or;
architecture AND_A of AND is
begin
Z <= A and B;
end AND_A;
 タイムチャート

20. AND回路の入出力の可視化