LTで使ったスライドです。

1. 4
clk
D Q
0
1
1
2clk
3
clk
clk
たぶんできる！
Verilog-HDL
みつみつ
＠aiobo

2. Syntax
1 module adder(a, b, y);
2 input [7:0] a, b;
3 output [7:0] y;
4
5 assign y = a + b;
6
7 endmodule adder
a
b
8
8
8
y
2

3. State machine
順序回路を手計算で回路合成する作業は
退屈だし間違いを引き起こしやすい。
HDLで記述し、回路合成・最適化は
(ある程度)シンセサイザに任せる。
3

4. 16bit Counter
7 reg [15:0] creg; //16bit register
8 always @(posedge clk) begin
9 if(rst == 1’b0)
10 creg <= 0;
11 else
12 creg <= creg + 1;
13 end
14 assign out = creg;
15 endmodule
4

5. Simulator
Icarus Verilog
+
GTKwave
がオススメ
5

6. References
「入門Verilog HDL記述
ハードウェア記述言語の速習&実践」
小林 優 著
CQ出版
6