Căn bản mạch logic, Đỗ Thanh Hải

KS Đỗ THANH HẢI
(Biên soạn)
NHÀ XUẤT BẢN THANH NIÊN

J V ũ i Q Ề ầ u
T
hật vô cùng bất ngờ thay ! Đó chính là sự phát triển siêu tốc
của ngành máy tính (Computer) và kỹ thuật vi xử lý (Micro
Processor) kiện đại, song song với tiền.đề ứng dụng tuyệt vời
của kỹ thiiật sô (Digital) phải không các bạn ? Nói đến Kỹ thuật sô quen
thuộc ngày nay - với tên gọi Digital - mà nền tảng kiến tạo khởi sinh từ
lý thuyết "logic", chính vì vậy đôi khi mạch sô’ còn có tên gọi là mạch
logic. Xét về bản chất sâu xa của vấn đề, thì lý tkuyết ''logic'' là một bao
hàm rộng dùng để diễn giải về các qui luật của tự nhiên và xã hội dựa
vào hai thông sô’ cơ bản là "Đúng (True)” và "Sai (False)”， nó được phát
triển từ các thời đại của những nhà toán học kiêm triết học nổi tiếng như
: Pytago, Decac, L epnit,… Mãi đến thế ký 19 được nhà toán học Boole hệ
thông lại thành môn đại số Boole. Sau đó điỉợc ứng dụng cho việc khảo
sát các C
ỊU
Ì luật vận hành của mạch điện dựa trên hai thông sô' "ƠN
(đóng mạch)〃 và "〇
FF (ngắt mạch)". Nhằm để thuận tiện cho công việc
tính toán và thiẻt kế mạch, hai thông số logic được ký hiệu ON = 1
và OFF = 0 f Do đó viẹc mô tả, khảo sát và phân tích các qui luật của
mạch điện đi&ỵc gián tiếp CỊiia việc xử lý 2 số (nhị phân) là 1 và 0 chính
vì vậy tên gọi Digital (kỹ thuật sô) ra đời kể từ đó...
Nội dung của tập sách này được biên soạn nhằm giúp cho ban đoc
có một "tư duy logic” về cách nhìn tổng CỊuan về kỹパ huật số vởi cơ sở
kien tạo cơ bản như đã đề cập. Hy vọng sau khi đọc xong tập sách sẽ
giúp cho các bạn nhận thấy được nhiều điều ..
Rất hân hạnh đón nhận nhữĩg đóng góp ý kiến cỊiiý báll của các
bạn.
Chân thành cám ơn !
ひ
K/S ĐỒ THANH H Ả l

* 7 ítc c c Ẩ o c ^
trang
• Lời nói đầu .......................................................................................................... 3
Chương I : Cơ SỞ LOGIC HỌC
1.1. Logic cổ điển .................................................................................................n
1.2. Giản đồ V enn..................................................................... 12
1.3. Giản đồ Karnaugh ...................................................................................... 14
1.4. Giản đồ hàm ................................................................................................16
1.5. Các ô kề nhau trong giản đồ Karnaugh .............................................. 18
1.6. Không quan tâm & trạng thái không thể xảy ra ............................. 20
1.7. Phần bù trên giản đồ Karnaugh ........................................................... 21
1 .8. Giản đồ cho trường hợp có nhiều hơn 4 b iê n .....................................23
1.9. Sự phát sinh những mã khoảng cách đơn vị
trên gian đồ Karnaugh ............................................................................24
1.10. Những định lý và định luật logic .......................................................... 25
1.11. Các loại biểu thức tiêu chuẩn ............................................................... 27
C hương II : NHỮNG MẠNG LOGIC TĨNH
2.1. Ký hiệu mô tả .............................................................................................29
2.2. Dùng giản đồ Karnaugh ...........................................................................29
2.3. Cổng Exclusive-OR giống như bộ đệm/đảo ..................................... 32
2.4. Bộ cộng toàn phần ...................................................................................
2.5. Các cổng NAND và NOR .........................................................................33
2.6. CỔngNOR ................................................................................................... 34
2.7. Thực hiện mạng NOR .............................................................................. 36
2.8. Thực hiện các mạng NOR trực tiếp từ giảnđồ Karnaugh ............... 48
2.9. CểngNANDbù .......................................................................................... 39
2.10. Thực hiện các mạng N A ND.................................................................... 41
2.11. Thực hiện các mạng NAND trực tiếp từ giản đồ Karnaugh ...........42
2.12. Kết nôl dây OR hay logic phân phối ................................................... 43
2.12.1. Phân phối các mạng NOR logic......................................... 44
2.12.2. Phân phôi các mạng NAND logic......................................44

2.13. Thực hiện mạng NAND nôi dây OR
trực tiếp từ giản đồ Karnaugh ............................................................. 45
2.14. Trạng thái logic thứ 3 (Tri-state) ........................................................45
2.15. Mức tín hiệu logic ...................................................................................46
2.16. Hazard tĩnh ............................................................................................. 47
C hương III : CÁC MẠNG & THIÊT BỊ ĐÓNG NGAT ĐIỆN TỬ
3.1. Công nghệ bán dẫn ............................................................................... 52
3.2. Diode Liep xúc p -n ....................................................................................53
3.3. Transistor tiep xúc ................................................................................. 53
3.4. Cổng NOT Transistor-Điện trở ............................................................ 57
3.5. Hoạt động bão hòa của các T ransistor................................................ 61
3.6. Transistor (kích thích) mở .....................................................................62
3.7. Transistor tắt ........................................................................................... 64
3.8. Sự lan truyền trễ .....................................................................................66
3.9. Các phương pháp giam thời gian chuyển mạch ................................ 66
3.10. Sự miễn nhiễu (chống nhiễu) ................................................................ 68
3.11. Các cổng điện trở diode .........................................................................69
3.12. Logic Transistor Diode (DTL) ............................................................... 70
3.13. Flip-flop S-R điện trở-Transistor..........................................................71
3.14. Transistor hiệu ứng trường : FET ........................................................71
3.15. Transistor hiệu ứng trường cổng cách ly ....... 72
3.16. Các cổng MOS N O T................................................................................ 74
3.17. Nhieu trong mạch logic ..........................................................................76
C hương 4 : CÁC MẠCH TÍCH HƠP & CÁC HỌ LOGIC
4.1. Các mạch màng .......................................................................................79
4.2. Các mạch g h é p .........................................................................................81
4.3. Các mạch tích hợp khối .........................................................................82
4.4. Sản xuất mạch tích hợp lưỡng cực .......................................................85
4.4.1. Lớp ngầm n+ ............................................................................. 85
4.4.2. Sự tráng màng oxit và cảm quang........................................86
4.4.3. Sự khuếch tán .......................................................................... 〇7
4.4.4. Lớp kéo mặt ngoài .................................................................. 〇7
4.4.5. Những thành phần của mạch ............................................... 87
4.4.6. IC hoàn chỉnh .......................................................................... 87
4.5. Sự đóng gói mạch tích hợp (đóng gói IC) ...........................................88

8.2. Hệ thống vi tính 3 đường bus ................................................................179
8.3. Kiến trúc của một chip vi xử lý ............................................................ 180
8.4. Chu kỳ lệnh vi tính .*
................................................................................. 182
8.5. Giản đồ bộ nhớ của máy vi tính ........................................................... 182
8.6. Giải mã địa chỉ .......................................................................................... 185
8.7. Cấu trúc thanh ghi của một bộ vi xử lý thực t ế .................................187
8.7.1. Cấu trúc thanh ghi MOS Technologic Inc. 6502
và Rockwell 6502 ....................................................................... 187
8.7.2. Cấu trúc thanh ghi Inel 8080A và 8085 ................................189
8.8. Các loại lệnh và ngôn ngữ lập trình ....................................................191
8.9. Các kết nối CPU điển hình .................................................................... 192
Chương 9 : PHÂN LOẠI LỆNH, CÁC KIÊU ĐỊNH ĐỊA CHỈ & TẬP LỆNH
9.1. Phân loại các lệnh ................................................................................. 195
9.2. Các kiểu định địa chỉ .............................................................................195
9.3. Định địa chỉ tuyệt đôì hay định địachỉ trực tiếp ............................197
9.4. Định địa chỉ trang zero .........................................................................198
9.5. Định địa chỉ tức thời .............................................................................198
9.6. Định địa chỉ ngầm hay định địa chỉvốn có ......................................199
9.7. Định địa chỉ thanh ghi tích lũ y .......................................................... 199
9.8. Định địa chỉ tương đối ..........................................................................199
9.8.1. Độ dịch d d i...............................................................................201
9.8.2. Độ dịch dd2 ...............................................................................201
9.9. Định địa chỉ chỉ mục ..............................................................................202
9.10. Định địa chỉ gián tiếp ...........................................................................203
9.10.1. Định địa chỉ gián tiếp tuyệt đối .......................................203
9.10.2. Định địa chỉ gián tiếp chỉ mục
hay định địa chỉ gián tiếp chỉ mục trước .....................203
9.10.3. Định địa chỉ mục gián tiếp
hay định địa chỉ gian tiep chi mục sau ......................... 204
9.11. Định địa chỉ thanh g h i......................................................................... 204
9.12. Định địa chỉ gián tiếp thanh ghi .......................................................206
9.13. Ký hiệu và viết tắt dùng mô tả các lệnh ......................................... 206
9.14. Các lệnh ngôn ngữ Assembly ..............................................................207
9.15. Các lệnh thao tác ...................................................................................208
9.15.1 .Lệnh toán học ...................................................................... 208

9.15.2. Các lệnh logic ........................................................................208
9.15.3. Các ĩệnh hiệu chỉnh, dịch, quay........................................209
9.15.4. Lệnh so sánh và kiểm tra bit ........................................... 211
9.16. Các lệnh truyền dữ liệ u .........................................................................211
9.16.1, Các lệnh tải, lưu, truyền thanh ghi ................................. 211
9.12.2. Lệnh Stack ............................................................................212
9.17. Lệnh thao tác chương trình ................................................................213
9.17.1. Lệnh rẽ nhánh ..................................................................... 213
9.17.2. Lệnh nhảy .............................................................................214
9.18. Lệnh quản lý trạng thái ..................................................................... 215
C hương 10 : LẬP TRÌNH x ử LÝ & ỨNG DỤNG
10.1. Thuật toán, lưu đồ, chương trình có cấu trúc ................................ 217
10.2. Hủy chương trình vi tính cấp thap ..................................................219
10.3. Truyền dữ liệu và phép toán số học ................................................220
10.4. Một chương trình nhân nhị phân ....................................................222
10.5. Các cong vào/ra đơn gian ..................................................................225
10.6. Các cong I/O lập trình được ..............................................................227
10.7. Truyền dữ liệu dùng cổng I/O lập trình .........................................230
10.8. Các diode phát quang LED ................................................................231
10.8.1. Hien thị đoạn ........................................................................232
10.8.2. Hiển thị ma t r ậ n ............................... 234
10.9. Hiển thị lái vi xử lý ............................................................................235
10.10. Hiển thị tinh thể lỏng LC D ...............................................................240
10.10.1. LCD phân tán động ..........................................................244
10.10.2. LCD hiệu ứng trường ....................................................... 244
10.11. Bộ chuyển đổi số - tương tự (DAC) ..................................................244
10.12. Bộ tạo sáng dựa vào vi xử lý .............................................................245
10.13. Bộ chuyển đổi tương tự - sô" (ADC) ..................................................247
10.13.1. ADC cân bằng liên tục ..................................................247
10.13.2. ADC xấp xỉ liên tiếp ........................................................248
10.14. ADC dựa trên vi xử lý ....................................................................... 248
10.15. Các loại ADC khác .............................................................................250
10.15.1. ADC áp sang tần sô"....................................................... 251
10.15.2. ADC độ dôc kép ................................................................251
10.15.3. Bộ chuyển đổi đồng thời hay chớp (Flash) .................251

10.16. B ắt tay .................................................................................................... 254
10.16.1. Bắt tay ngõ*vào ..................................................................254
10.16.2. Bắt tay ngõ ra .......................：
.......................:v.................. 255
10.17. Các thủ tục c o n ..................................................................................... 255
10.18. Hoạt động S ta c k ................................................................................... 256
10.19. Thực thi thủ tục ................................................................................... 258
10.20. Thủ tục lồng (chèn) nhau .................................................................. 259
10.2 1 . Các n g ắ t.................................................................................................260
10.22. Truy cập trực tiếp bộ n h ớ ..................................................................261
10.23. Bus giao tiếp IEEE- 488 và IEC-625 .............................................. 262
• Phụ Lục A : Tập Lệnh 6502 .................................................................................. 268
• Phụ Lục B ...................................................................................................................371
CÔNG TY TNHH ĐIỆN TỬ - VI TÍNH
BÁCH KHOA
cs 1:98 Cư XÁ LÝ THƯỜNG KIỆT,P.7, Q.10, TP.HCM
OT : (08) 8840793 - 8574367 - 0903 833337
陵 cs 2: 749 ĐƯỜNG 3 THÁNG 2, P.7, Q.10, TP.HCM
ĐT: (08) 8532187 - 0903 339397
E-mail : bachkhoa2904@hcm.vnn.vn
O.K !
卿
❖ Thiết kế, thi công các công trình Điện tử - Vi tính.
❖ Xuâì nhập khẩu các thỉết bị, linh kỉện Điện tử - Vi tính.
❖ Đào tạo, tư vân vể kỹ thuật Điện tử - Vi tính.
❖ Sửa chữa các thiết bị Điện tử - Vi tính : Camera, CD,
VCD, DVD, Monitor, Printer, Scanner,...
#
H àn hạnh ãon tiep quỷ vị
0 ,

Chương I •
• c ơ SỞ LOGIC HOC
C h Ư ò n g I
Cơ Sở Logic Học
T
hật đáng tiếc khi nền tảng logic học hiẹn đại đã bị lãng
quên từ lâu, trước khi nó được áp dụng vào thực tiễn. Nền
tảng logic mà chúng ta biết đã được ghi chép lại từ th ế kỷ
19 bởi Boole De Morgan và những người khác. Nhiều th ế hệ đã trôi qua
trước khi các ngành kỹ nghệ thực sự quan tâm đến học thuyết này, và
phải m ất m ột khoảng thời gian dài hơn nữa thì kỹ th u ật chế tạo các thiet
bị logic mới trở nên hoàn hảo.
1.1. Logic cổ điển
Logic học cổ điển có thể được mô tả đại khái một cách trực quan
bằng cách xét những nhóm người như trong hình 1. 1. Toàn thể dân sô của
bất kỳ tỉnh, quôc gia hay châu lục nào đều có thể được chia (phản hoạch)
thành nhieu nhóm riêng biệt, trong hình này dân CƯ được chia thành 3
nhóm ngiíời. Sư phân loại nhóm người một cách tùy ý, nhưng một người
phải thuộc một hoặc nhiều nhóm được liệt kê trong hình. Nếu người nào
khôn^ thuộc trong nhóm nào hết thì người đó không tồn tại.
Vì vậy, cho nên một người thì phải là thủy thủ (ký hiệu nhóm S)
hoặc là không-thủy thủ (không làm nghề thủy thủ) (ký hiệu nhóm s ).
T hanh gạch bên trên s là ký hiệu phủ định, hay còn gọi là phủ định logic,
và nó thể hiện hàm NOT :
s = NOT s
M ột người chưa ket hôn và (AND) là thủy thủ thuộc loại M .S. Dấu
chấm U
.J, chỉ hàm giao (AND) logic, sự kết hợp (Connection). Ký hiệu này
hay lẫn lộn với ký hiệu tích trong toán học, nhưng trong sách này nó được
hiểu là hàm AND trong logic. Quan trọng hơn, toán tử AND thường mô tả
hàm tích logic.
M.S = người chưa kết hôn và (AND) là thủy thủ
Chúng ta cũng lưu ý dấu bằng (=) được dùng ơ đây là dấu bằng về
m ặt logic, nó có nghĩa khác với dấu bằng trong toán học.
11

K /S ĐÔ THANH HẢI CÃN BẢN MẠCH LOGIC
丁he total population
Politicians p
Sailors 5 —
Married M-
Non- politicians p
----- Non-saỉlors Ò—
Unmarried M-----
, M .s.p M.S.P M.S.P MS.P M.S.P M.s.p M .s.p A/.S.P
Hình 1 .1 : Sự phân chia tùy ý dân cư.
Mỗi nhóm người có 2 khả năng phân chia. Vì vậy toàn bộ dân cư có
thể phân thành những người dã kết hôn (M) và những người chưa kết hôn
( M ). Tương tự, ta có thể phân chia th ành những người là thủy thủ (S) và
những người không là thủy thủ ( s ) ; những người hoạt động chính trị (P)
và những người không hoạt động chính trị ( p ). Khi giao giữa hai nhóm
bất kỳ ta sẽ được 22 vùng giao nhau. Ví dụ, giữa hai nhóm M và s ta sẽ có
những tập giao nhau sau : M.s, M .s, M .s, M .s . Sô lượng vùng giao nhau
sẽ tăng lên gấp đôi mỗi khi ta thêm vào m ột nhóm. Với 3 nhóm ta có 23,
cụ thê ơ hình 1.1, với n nhóm ta có 2n. Nhưng tổng hợp tấ t ca các vùng
giao nhau cũng không thể vượt qua khỏi phạm vi toàn bộ dân cư.
1.2. Gian ĐỔ Venn
Điều kiẹn ae phân chia dân so dã xét ở mục 1.1, giơ sẽ được bieư
dien bằng gian đo Venn như hình 1.2 (a). Toan bộ dân cư được bieu diễn
bàng hình vuông, những người đã kết hôn nam trong hình tròn. Những
4
M
i
ĩ
-
5
i
^
♦
M
t
s
12

người chưa kết hôn nằm ngoai hình tròn, nhưng van nằm trong hình
vuông. Gian đồ còn được bieu aien dạng hình chữ n h ật ở hình 1.2 (b).
Chương I : Cơ SỞ LOGIC HOC _ _ _ _ _
M M
(a) I—■ (b)
一 ữ
©
Hình 1.2 : Phân cilia dân cư thành những ngươi đã và chưa kết hôn bằng
(a) gian đồ Venn và (b) dạng gian đồ hình chữ nhật.
H ình 1.3 : Sự giao nhau giữa 2 nhóm người trong gian ao Venn.
T ất cả các kieu giao nhau có thể có của 2 nhóm được mô tả ở /linh
1.3. Những người đã ket hồn nằm ở trong vòng tròn, những người ìà thủy
thủ ở vòng tròn bên phai. Vòng tròn M chứa nhóm người vừa da kết hôn
vừa không là thủy thủ và nhóm người vừa đã két hôn vừa là thủy thủ.
Vòng tròn s chứa nhóm người vừa chưa ket hôn vừa là thủy thu và nhóm
người vừa đã ket hôn vừa là thủy thủ. Vậy nằm ngoai ca 2 vòng tròn là
nhóm người vừa chưa ket hôn vừa không phai là thuy thu.
Toàn bọ sự phân chia dân cư đã được mô tả bơi gian đồ Venn. Vậy
neu ta quan tâm đến nhóm người đã kẻt hôn hoặc (OR) nhóm người là
thủy thu, ta sẽ tìm thay ở phần tô bong trong ninh 1.4 (aj. Những người
trong vùng tô bóng này thuộc nhóm (M + S). Ký hiệu chỉ hàm OR
logic, knong nên lẫn lộn với dấu cộng trong toán học. Hàm OR đoi khi còn
được xem là hàm tong logic. Vì vậy ơ hình 1.4 (a) hàm tổng cộng là :
f i = người đã kết hôn OR người là thủy thủ = M + s
Từ đó, ta có những vùng tô bóng bao phủ vùng đại diện cho M .s,
M .s, M .s, rõ ràng hơn :
= M + s = M .ã + M .s + M.S

K /S Đ ỏ THANH HÀI CẢN BÁN MẠCH LOGIC
(b)
/2
*
/, *M-^S 9
Hình 1.4 : Hợp nhất hai vùng aan cư.
Bằng cách này ta có thể dùng giản đồ Venn để xây dựng phương
trìn h logic và trình bày các chứng minh logic.
Rõ ràng từ hình 1.4 (b), chúng ta chỉ quan tâm đến những ngươi ơ
trong 2 hình tròn chứ không quan tâm gì đến những người ở ngoài 2 hình
tròn, nghĩa là NOT M .S , vì vậy :
Trong hình 1.4 (b), vùng tô bóng chứa những người chưa kết hôn-
không là thủy thủ ( M . s ) hợp (OR) những người đã kết hôn-thủy thủ (M.Sj
f2 = M.s + M.s
Vùng không tô bóng trong hình 1.4 (b) l à phần bù NOT của Ỉ2 ：
= M.S + M.S
Từ việc phân tích Ỉ2 và f2 ta có kết luận sau :
Khi sô" nhóm tăng lên thì giản đồ Venn cũng trở nên phức tạp.
H ình 1.5 mô tả kết quả của việc đưa thêm nhóm chính trị gia (P) vào việc
phân chia cộng đồng dân cư vôn đã được phân chia theo 2 nhóm kết hỏn
(Mj và thủy thủ (S). Có tấ t cả 8 vùng trên giản đồ tương ứng với 8 k ết quả
thu được ở hình 1.1.
Bằng cách cấp cho mỗi nhóm người một mã. nhị phân, mỗi vùng
trên giản đồ sẽ trở thành độc nhất. Gán cho M trị lio (OOI2), s có trị
2 i〇 (OIO2) và p có trị 4i〇(IOO2), vùng được định nghĩa là P.S.M có trị là
7i〇 (1112). Tương tự P.S và M có trị là zero, và vùng P.S.M cũng có trị
là zero, trong khi đó P.S.M có trị là 610 ( ll〇2).
1.3. Giản đồ Karnaugh
14

Chương I : Cơ SỞ LOGIC HOC
5
A/s ll0« OOỈ2 Ã?s 0
5= 2,0* 〇'l〇2 5 =0
P=4I0» IO〇2 p 3 〇
Hình 1.5 : Lrian ao Venn pnart chia toàn bộ dân cư thành 3 nhóm.
Sự đơn gian hóa được thực hiẹn bằng cách sắp xep các nhóm người
ở dạng hình chữ nhật như trong hình 1.6. T ất cả các ô ở hàng dưới là M ?
còn hàng trên là M . Tương tự các ô ở cột 2 và 3 là p, các ô ở cột 1 và 4 là
p . Hai cột đầu tiên là s , cột 3và 4 là s. Điều này cho phép các vùng
giao nhau của M, s và p được bieu dien trên gian đồ. Dạng gian đô này
gọi là gian đồ Veitch hay Karnaugh.
Ngoai ra còn có các ô đặc biẹt như ở hình 1.6, hoặc được ghi bằng
bảng chữ cái hoặc bơi ký mẹu mã nhị phân dọc ở rìa gian đồ. Gian đồ
Veitch dùng các chữ cái, trong khi gian đồ Karnaugh dùng các sộ nni phân
định nghĩa các biến p, s và M. Kiểu Veitch thì đặc biệt hữu dụng khi dùng
VƠI các bieu thức logic giong như ở mục 1.4, còn gian đồ Karnaugh thì
thích hợp khi chuyển đổi dữ liệu từ bảng chân trị (xem chương 2). Từ giản
đồ Karnaugh dùng để chi cả gian đồ Veitch và gian đo Karnaugh.
0
p. S.M
0 0 Oz
0|〇
P.S.Ãi
ỉ 0 〇 2
4»
0
p. S.M
ỉ 1 〇2
6I0
P. S.M
0 ỉ 〇2
210
P. S.M P.S.M P.S.M P.S. M
í 0 0 ỉ2 1 0 l2 1 1 l2 0 1 z
•to 5»0 7,0 3|〇
ỉ
p こ— 一
H ình 1.6 : Mô tả giản đồ Veitch và Karnaugh.
15

K /S ĐÔ THANH HẢI CẢN BÁN MẠCH LOGIC
Giản đồ Karnaugh cho 2 và 4 biến được biểu diễn tương ứng ở hình
1.7 (a) và (b). Nhóm c thứ 4 chứa những người có xe hơi, có tấ t cả 16 vùng
giao nhau từ C.P.S.M đến C.P.S.M .
s
Ĩ.ẴĨ^ị
〇l〇
S.M
2k
)
S.M
*10
S.M
^10
(0)
S(2,n)
r '
C
.P.S.M
0
C
.p.s.M
4
c.p.ỉ.ữ
12
C.P.S.M
8
C
.P.S.M
ỉ
C.P.S.M
5
C.P.S.M
13
C.P.Ĩ.M
9
C.P.S.M
3
C
.P.S.M
7
C
.P
.S.M
15
C.P.S.M
II
C
.P.S.M
2
C.P.S.M
6
c.p.s.M
14
c.p.s.ữ
10
Hình 1.7 : Giản đồ Karnaugh cho 2 và 4 biến.
A/d,〇
)
(b)
1A. Giản đỏ hàm
Giản đồ hóa là phương pháp hình học để diễn tả các phương trình
logic. Nó khá tiện lợi khi chứng minh lý thuyết và thiết kế m ạng logic.
Theo dõi các phương trình sau :
f i = A.B
f2 = A.B.C.D
Mô tả f i = A.B ý nói hàm fi có 2 biến A và B, nó chỉ tồn tại ( f i =1)
chỉ khi A AND (NOT B) xảy ra đồng thời ; trái lại hàm sẽ không tồn tại
( f i =0). Hàm fi được biểu diễn bằng giản đồ ở hình 1.8 (a). Hàm f2 được
biểu diễn bằng giản đồ ở hình 1.8 (b).
A
0 1
0 0
い A.s
A
0 0 0 1
0 0 0 0
0 0 0 0
0 0 0 0
6
f^A.B.C.D
(b)
Hình 1.8 : Gián đồ Karnaugh cho (a) fi ; (b) f2
16

Chương I : c ơ SỞ LOGIC HỌC
Ta cùng có thể đạt được ket quả hay gộp các giản đồ Karnaugh
bằng một phương pháp chung trong các chứng m inh logic. Một ví dụ cưa
kết quả gian đồ Karnaugh được cho trong hình 1.9. Trong hình này, các
biến A và B được sắp xếp một cách độc lập. Giá trị của các ô tương ứng
trong môi gian đồ được nhân với nhau đế cho ra hàm CUOI cùng f = A.B.
Xét ô A.B (ô dưới, bền trái), trong giản đồ C
iA n có giá trị là a0,?, trong giản
đồ “B” có trị là “1 ”. Trong giản đồ “A.B” có trị là 0 . 1 = 0 • Các ô khác cũng
theo cách cnone* n h ư vậy.
'A'mop
A
〇 1
〇 1
ổ mop
A
B
0 0
1 1
A.B map
A
0 0
0 1
H ình 1.9 : Giản ao Karnaugh cho A.B
Một ví dụ về tổng logic dùng gian đo Karnaugh được mô tả ở hình
1.10. Cho một trong hai bien ơ các ô tương ứng có trị là zero, ham tong
logic được cho theo bieu thức toán học thông thường sau :
0 + 0 = 0
0 + 1 = 1
1 + 0 = 1
A mop B map A -^Q map
A
Q
H ình 1.10 : Tổng 2 gian đồ Karnaugh. -
Trong cả giản đồ “A” và “B”， ô A.B trong /ù れ/i 2.í 0 được đánh dấu
là uv Cần lưu ý rằng dấu cộng ở đây là phép OR logic. Trong phép tổng,
luật sau cũng đúng :
1 1
1 0
為
A
1 0
1 0
ỉ 1
0 0
1 + 1 = 1
Sau đây là chứng m inh đơn gian cho nhận định trên. Xem phương
trìn h logic X + Y = z. Hàm z chỉ tồn tại nếu X hoặc (OR) Y tồn tại. Vì vậy
z của tồn tại nếu X va f tồn tại đóng thơi.
Áp dụng các luật này cho các ô tương tự ở 2 giản dồ bên trái trong
hình L10 cho giản đồ bên phải.
17

l.ò. CÁC ỏ kể nhau trong giản đỏ Karnaugh
Các ô nằm kề nhau trong giản đồ Karnaugh chỉ khác nhau một
digit hoặc một bit (không quan tâm đến trọng sô), nếu các ký hiệu nhị
phân tương đương VỚI ky hiệu thập phân trong hình 1.7. ijrian đồ 4 biến
được biểu diễn trên hình 1.11 (a). Ô A.B.C.D có 3 số trong khi các ô
khác ở hai bên có 2 hoặc 4 số “1 ”. Các ô trên đỉnh và dưới đáy kề nhau
theo kiểu này, nghĩa là các ô A.B.C.D và A.B.C.D .
Xét thêm nữa, giản đồ còn biểu diễn 4 ô bên trái kề với 4 ô bên
phải theo như đã trình bày ở trên, ví dụ các ô A.B.C.D và A.B.C.D.
Đơn giản hơn, thỉnh thoảng giản đồ Karnaugh còn được vẽ theo
kiểu hình 1.11 (b). Các biến A và B có các tổ hợp nhị phân nằm ởcạnh
trến, còn bien c và D có các tổ hợp nhị phân nằm ởcạnh bên trái trên
giản đồ. Vậy ô A.B.C.D có giá trị nhị phân là 1101 và nằm ởvị trí AB =
11 và CD = 0 1 .Các ô A.B.C.D (0000), A.B.C.D (1000) và Ã.B.C.D (0010)
được vẽ như trong hình.
K /S Đỏ THANH HẢI _ _ _ _ _ _ CẢN BẢN MACH LOGIC
A ( ỉ〇〇〇2)
C[0002)
A.B.C.D
0 0 0 0 0 10 0 1 1 0 0
A.Q.C.D
1 0 0 0
0 0 0 1 0 ì 0 1
A.B.C.D
1 1 0 1 1 0 0 1
0 0 11 0 1 1 1 M i l 1 0 11
A.B.C.D
0 0 10 0 1 1 0 1 1 1 0
A.B.C.0
1 0 10
D (OOOI2)
占（OIOƠ2) (a)
00 0 I I I 10
00
0 1
II
10
(b)
H ình 1 .1 1 : Khai niệm về các ô ke nhau trên gian do.
(a) Giản dồ. *
(b) Một cách vẽ các ô tổ hơp mã.
18

Cho rằng các ô kề có thể nhóm lại với nhau. Một ví dụ được vẽ như
trong hình 1.12. Bơi vì mỗi ô có thể được xác định độc lập, giản đồ được
trình bày dưới dạng logic :
f = A.B.C + A.B.C + Ã.B.Õ + Ã.B.C
Cac cặp ô ke bây giờ có the nhóm lại với nhau. Trong hình 1.12 (aj,
các cặp ô theo hàng ngang được nhóm với nhau :
f = B.c + B.C
Trong hình 1.12 (b) các cập ô theo hàng dọc được nhóm lại với
nhau :
f = A.B + Ă.B
Cách khác, 4 ô kề có thể nhóm lại như trong hình 1.12 (c), khi đó :
c
(〇)
B
A
B
(b)
A
c
B
Hình 1.12 : Ba phương pháp nhóm các ô kề nhau.
Số lượng ô trong một nhóm phai là bọi so của 2, nghĩa là : 1 , 2 , 4,
8, ... Từ gian đồ Karnaugh có the suy ra các phương trình logic, nhưng
nhất thiẻt các ô có trong phương trình phai đánh dau bằng các ô còn
lại được để trông hoặc ghi “0”. Nếu trong gian đỗ các 3 ô kề nhau thì
chúng được nhom theo 2 cặp như trong hình 1.13 :
f= A .B + B .c = B.(A 4- C)
c
Hình 1.13 : Ba ô kề nhau được nhóm theo 2 căD.
19

K /S Đỏ THANH HẢI CÃN BẢN MACH LOGIC
1,6, Không quan TAM & TRANG THÁI KHỐNG THỂ XẢY RA
Có một vấn đề thường xảy ra trong logic đó là các tổ hợp nào đó
không được phép xảy ra. Đó là một trạng thái dư thừa, aoi khi được hieư
như là một trạng thái không thể xảy ra. Trong vài trường hợp, trạng thái
này có thể xảy ra nhưng sự tồn tại của nó khồng ảnh hưởng gì đến đáp án
bài toán. Đây là trạng thái không xét đến hay cũng là sự không cần thiết.
A
B
Hình 1.14 : Cach oieu diễn trạng thai không xét đen
trên gian ao Karnaugh.
Mã 8421 BCD cấm các tổ hợp nhị phân 1010,1011,1101 và 1111.
Nếu D biểu diễn cho digit quan trọng nhất là 2°, c biểu diễn digit 21,v.v...
khi đó các tổ hợp cấm tương ứng là A.B.C.D , A.B.C.D, A.B.C.D, A.B.C.D,
A.B.C.D, A.B.C.D. Mỗi tổ hợp này được vẽ trên giản đồ trong hình 1.14
bằng dấu X. Bởi vì các to hợp này ukhông tne xảy raJ,, nên có the được
khoanh tròn ca chúng trong vòng tròn của gian đồ Karnaugh mà không
ảnh hương đến tính chính xác của phương tnnn.
Ạ
L r —
X
X
r----
1 X
• 一纏，
Ị
■
■
■
0
Hình 1.15 : Đơn gian bài toán oang cách tận dụng
các trạn g tra i khôn g xét đen.
Trong hình 1.15, hàm f = A.B.C.D + A.B.C.D, và cùng là trạng thai
^không thể xảy ro!9A.B.D và A.B.D . Bằng cách thêm cặp trạng thái không
xét đến A.B.D, 4 ô được nhóm bằng một hàng liền nét phương trình
được rút gọn f = A.B. Một cách khác, dùng cặp trạng thai không xét aen
20

A .s .i ) ， các ô được nhóm lại theo đường đứt nét, khi đó hàm f = B.D . Cả
2 cách nhóm đều tương ứng VƠI trạng thai không xét đến đã cho.
1.7. P hần bù trên giản đồ Karnaugh
Chương I : c ơ SỞ LOGIC HOC _ _ _ _ _ _ _
Một hàm f được bieu diễn trên gian đồ Karnaugh bằng một loạt các
sô “1”， còn hàm f thì được biểu dien bằng các ô có sô “0”. Một ví dụ được
cho như ở hình l.lb mô tả f = A.B + A.c. Phần bù cua hàm được xác định
bằng cách nhóm các ô đánh dấu a0,J theo quy luật đã đặt ra trong chương
này. Cách nhóm được bieu dien trên hình 1.16 :
f = Ã + B.C
H ình 1.16 : Lấy phần bù bằng cách nhóm các ô (í0?
ĩ.
Kỹ thuật này có thể dùng để xác định một nhóm các ô ‘T ’ bằng
cách xem chúng là các ô KHÔNG là “0”. Trong 2.27， 4 ô “1 ” ở góc
được xác định bằng cách xem chúng là các Ễ
) không có ký hiệu “0”， nói
cách khác :
F = B + D
Hình 1.17 : Xác định các ô “1” bằng cách
xem chúng khôìig phải là các ô “0”.
Ta cũng có thể xác định các ô ở góc bằng mối quan hệ f = B.D .
21

K /S Đỗ THANH HẢI CẢN BẢN MẠCH LOGIC
Ví du 1 : Vẽ giản đồ Karnaugh của hàm :
f = d (Ã(C + B.C) + A(C -f B.C))+ B.C.D
Đơn giản hàm bằng cách gom các ô lại với nhau.
Giải đáp : Đầu tiên biểu thức được khai triển :
f = Ã.C.Í) + A.C.D + B.C.D + Ã.B.C.D + A.B.C.D
A
1 1 ỉ 1
— 3
1 1 1
0 i
•__I
r一 _
1 0
1
o ì
1
— ệ
ị 0
1 1 0
1
0 !
一•ノ
1
L ,
B
Hìnli 1.18
Các số hạng đã khai triển này được vẽ trên hình 1.18 và các
ô “1 ” kề nhau nhóm lại theo cách gọn nhất có thể, ta được 2
kết quả sau :
f= B.D + B.C
= b T d + B.C
Cách khác, các ô w
0>
, trong hình 1.18 được xác định là B .c +
B.D ; vì vậy :
f = B.C + B.D
Có những bài toán với nhiều cách rút gọn, tấ t cả đều đúng. Trong
ví dụ 1.1 ta thu được 3 kết quả. Người th iet kế mạch phai xác định được
kết quả tôi ưu sao cho các sô" lượng thành phần mạch cũng như so ket nối
giữa các th ành phần mạch sẽ là tối thieu. Mỗi kết quả đạt được bằng cách
khoanh nhóm các ô khác nhau sẽ cho ta so ket nối giữa các thành phần
mạch khác nhau.
Quá trìn h đơn giản biểu thức logic bằng phương pháp giản đồ sẽ
được rút gọn theo những bước sau :
1 . Trien khai hàm ban đầu sang dạng tổng các sổ hạng.
2. Vẽ mỗi số hạng lèn giản đồ theo các ký hiệu
3. N hóm các ô “1” thành những khối lớn nhất có thể được
(nhóm nhị phân).
4. Ghi lại tổng các oieu thức logic thu được.
22

Ớ bước 3， ta C
Ó thê nhóm các ô “0” để cho ra phần bù của kết quả
cuôì cùng.
Kỹ thuật m ạch điện tử tích hợp càng ngày càng giảm tầm quan
trọng của phương pháp tôi gian, vì các mạch phức tạp được tạo thành ở
dạng tích hợp. Thông thường, các kỹ thuật toi gian quan tâm đến các
mạch sản phẩm có so lượng khoi mạch tích hợp ít nhat, cùng như so kẻt
nôi giữa chúng cùng sẽ thấp nhat.
1.8. Giản Đỏ CHO TRƯỜNG HƠP CỎ NHIỂU HƠN 4 BIẾN
Một giản đồ 2 biến tạo thành bằng cách đặt 2 gian đồ 1 biến cạnh
nhau, tấ t cả có 4 ô. Giản đồ 3 biến bao gồm 2 giản đồ 2 biến hoặc 4 giản
đồ 1 biến dặt cạnh nhau. Một m ảng hình vuông của 2 giản đồ 3 biến hoặc
4 giản đồ 2 biến tạo thành một giản đồ 4 biến.
Biểu thức logic 5 biến tạo thành bằng cách đặt 2 giản đồ 4 biến
cạnh nhau như hình 1.19. Ồ đánh dấu uv y ở nửa E là A.B.C.D.E và nửa E
là A.B.C.D.E . Đ ặt các trị nhị phân cho các chữ cái, với A là digit có trọng
số cao nhất, các ô tương ứng là 11011 và 11010. Vì 2 chỉ sô khác nhau của
một digit (ký số) nên chúng kề nhau theo định nghĩa ở mục 1.5. Nếu giản
đồ E đặt dưới gian đồ E thì những ô bên cạnh nhau tính theo chieu dọc
sẽ kề với nhau. Ở bất cứ chieu nào luật kề nhau cùng được áp dụng. Một
ví dụ cho như trong hình 1.20, những nhóm gồm các ô kề nhau đã được
trình bày ở mục trên.
H ình 1.19 : Một cách mô tả các ô ke nhau trong gian đồ 5 bien.
Trên khai m ẹm cơ bản như vậy có thể tn e n khai cho gian đồ 6
bien, gồm 2 gian đồ 5 bien hoặc 4 gian đồ 4 bien đật cạnh nhau trong một
m ảng hình vuông. Sự kề nhau giữa các ô có the được suy ra bằng cách xem
xét moi gian ao 4 bien tương đương được xep lên trên cái khác. Trong
nhưng trường hợp trước, các ô kề nhau phai là bội cua 2 trước khi được
nhóm lại.
23

K /S Đỗ THANH HẢI CẢN BẢN MẠCH LOGIC
E
B B
Hình 1.20 : N hững nhóm ô kề nhau trong giản đồ 5 biến.
Việc dùng phương pháp giản đồ trở nên phức -tạp khi số bien vượt
quá 4. Một phương pháp mới để mở rộng chúng đến 8 biến sẽ được mô tả
sau. Những kỹ thuật tối giản khác còn có phương pháp đại số và lập bảng.
Những phương pháp này thì thuận lợi cho trường hợp nhiều hơn 4 biến,
nhưng lại thiếu tính đơn giản như phương pháp giản đồ.
1.9. SƯ PHẮT SINH NHỮNG MÃ KHOẢNG CÁCH ĐƠN VI
TRÊN GIẢN Đỏ Karnaugh
Mã khoảng cách dễ dàng được vẽ trên giản đồ Karnaugh. Một đặc tính
của mã khoảng cách ảơĩì VỊ ia chỉ thay đổi một digit nhị phân cho mỗi nhóm
liên tiếp nhau của số lượng mã. Trên giản đồ Karnaugh, điều này tưcfng ứng
với sự dịch chuyển từ một ô sang một ồ kề để thay đổi một nhóm mã này
sang nhóm khác. Đieu này được minh họa trong hình 1.21, mã Gray 5 bit, A
ìa digit có trọng số cao nhất. Mã bắt đầu từ ô 00000 và chuyển qua một ô kề
trong ma trận A = 0, khi nó chuyến đến ô kế 11000 trong ma trận A = 1 . Mã
phát sinh theo chiều ngược lại theo ma trận này, đến ô 10000, khi nó có thể
chuyển đến hoặc nơi bắt đầu mã (nếu có số cực đại của 5 bit) hoặc ma trận
khác nếu có 6 bit hay nhiều hơn trong mã. Mã 4 bit được phát sinh nếu biểu
đồ trớ về từ ô 1000. ở giản đồ A = 0, đến ô 0000 trên cùng giản đồ.
0
〇 ^ 〇〇 01 II 10 00 ỌJ 11 10
00
01
II
ỈO
Hình 1 .2 1 : Gian ao Karnaugh cho mã Gray 5 bit.
24

Hiển nhiên, nhiếu loại mã có thê được phát sinh từ cùng một kỹ
thuật. Một mả tận dụng tất cả các ô trong ma trận được cho gọi là mã chu
kỳ hoàn chinh, một ví dụ cho như trong hình 1.22 (a). Một mã không sứ
dụng hêt những ô trong ma trạn được gọi là mã chu kỳ nnong hoùn chính,
một ví dụ là mã thập phân khoang cách đơn vị như ở ìútih 1.22 (b). Các
dạng ma khác deu có the được tìm ra trên gian ao Karnaugh.
Chương I : c ơ SỞ LOGIC HOC
Hình 1.22 : Hai dạng của mã khoảng cách, dơn vị.
1,10, Những dinh lý và Dĩnh luảt LOGIC
Tính đúng đắn của phần lơn các phát bleu logic thì tự bản thân nó
đã rõ ràng, tuy nhiên vẫn còn một số không rõ ràng. Nếu cho rằng phát
bieu là đúng -> ta có thé kiem tra tính đúng đắn của nó bằng cách dùng
các khai niẹm của chương này đã trình bày.
Dùng ký hiẹu nhị phân, khi chúng ta nói một phát bieu là đúng,
nghĩa là hàm đó tồn tại và nó có gia trị là uv Nếu nó sai, nó sẽ không
tồn tại, khi đó nó có giá trị u0,>
. Giản đồ Karnaugh có thể được sử dụng để
chứng minh các định ly logic. Những ví dụ (ý /ù/z/i 7.23 Taノró (6ノtương ứng
với định lý 1 và 2 dưới đây :
Định lý 1 : A + 0 = A
Định lý 2 : A.o = 0
Định lý 3 : A + 1 ニ 1
Định lý 4 : A.l = A
Định lý 5 : A + A = A
Định lý 6 : A.A = A
Định lý 7 : A + Ã : 1
Định lý 8 : A.Ã = 0
Định lý 9 : A = A
25

K /S ĐỖ THANH HẢI CẢN BẢN MẠCH LOGIC
A A
0 1 + 0 0
A A
0 1 • 0 0
A
0 1
A
0 0
(a)
(b)
Hình 1.23 : Chửng m inh từng định lý 1 và 2.
Các định luật hiển nhiên đúng bởi tự bản thân của phương trình
logic.* Những ví dụ này là các định luật giao hoán và kết hợp.
Định luật giao hoán :
A *f B = B + A
A.B = B A
Định luật kết hợp :
A + fí + C = (A + jB) + C = A + íB + C)
A.B.C = (A.B).C = A.(B.C)
Những định lý khác đoi hỏi sự nghiên cứu sâu hơn, định luật phan
phoi được cho trong ví dụ bên dưới.
Định luật phân phối :
A + (B.C.D...) = (A + B) (A + c) (A + Đ ) ...
A.(B + c + D + •••) = A.B + A.c + A.D 十 •••
Phát biểu thứ hai của định luật phân phôi thì tự bản thân nó đã
đung, nhưng phát bieu thứ nhất đòi hoi cần có sự nghiên cứu sâu hơn. Sự
chứng m inh vấn đề có tne thực hiẹn bằng gian đo Karnaugh, sử dụng
những kỹ thuật trên.
Một trong những công cụ m ạnh n hất chinh là định lý De Morgan :
(A + B + c + •••) = A.B.C." (1 .1)
(Ã".B.C...) = Ã + B + C + ... (1.2)
Phương trình (1.1) và (1.2) đã được chứng minh cho 2 bien A và B
bằng cách dùng giản đồ Karnaugh ở hình 1.24 (a) và (b).
Tất cả các ví dụ m inh họa về viẹc sử dụng định lý De Morgan lay từ
mục 1.7, nơi có phần bù của phát bleu logic A.B -f A.
f = A . B + A . C = A ( B + C) (1.3)

Chương I : c ơ SỞ LOGIC HOC
B
A A A
J Ã^d
(a)
B
A A A
Ã B
(b)
H inh 1.24 : Chứng minh 2 dạng định lý De Morgan cho 2 biến.
Cho phương trình (1.2), với (B + C) được xét như một so nạng độc
lập :
f = Ã4- (B + C)
Áp dụng phương trình (1.2) vào số hạng bên p h a i :
f = Ã + B.C (1.4)
Đinh lý De Morgaìì phát bieu cho các so hạng tong quát như sau :
“Lay phần bù của hàm logic bằng cách lấy bù từng so hạng và thay dấu
chấm bằng aau ngoặc đơn 0 , và ngược lại”.
Ví du :
f = A.B.C + C.(A + D)-f E
Khi đó : f = (A-fB-f C)(C + Ã.D)Ẽ
Nên gom moi nhom chữ vào trong dau ngoặc ae tránh loi. Những
dấu ngoặc không ảnh hướng đến quá trình lấy phần bù.
1.11.CẢC LOAI BIỂU THỨC TIỂU CHUẨN
Có 2 loại bieu thức tiêu chuan， đó là dạng íOAiế cấc ííc/无（
miníe/Tnsノ
và dạng tích các tong (maxterms).
Ví dụ. bieu thức sau được viet tong quát dưới dạng minterms :
f i = Ã.B.C + Ã.B.C + A.B.C
Ví dụ, bieu thức sau được viet tong quát dưới dạng maxterms :
f2 = (A + B + C).(A + B + C).(Ã + B + C)
Các bieu thức trên còn được viet dưới dạng thập phân, dùng các
trọng so 4, 2 , 1 tương ứng cho A, B và c :
F 1 = 1 ( 1 , 3 , 7)
F2 = I (6, 4, 0)
27

ỉ i ? B à i t ậ p
1.1. Vẽ giản đồ Karnaugh cho các hàm A.B.C, A + É + C ，
(Ã + B + C) và (A.B.C). Từ đó chỉ ra hàm thứ nhất và thứ hai
tương đương với một hàm khác, hàm thứ 3 và thứ 4 tương
đương với một hàm khác.
1.2. Lập bảng chân trị và giản đồ Karnaugh của các hàm sau :
F i = A.B + A.B
F2 = A.B + B.c
F3 = A + A.B.C
F4 = A + B + A.B
1.3. Dùng giản đồ Karnaugh, tìm các mã : (a) bát phân ; (b) thập
phân ; (c) thập nhị phản khoảng cách đơn vị chưa cho trong
chương này.
1.4. Tòi giản các hàm sau dùng các ký hiệu logic và giản đồ
Karnaugh :
a) W.Y.Z + w.x.z + w.x.z + W.Y.Z
b) W.Y.Z + W.X.Y + X.Y.Z + X.Y.Z
c) W.X.Y.Z + w.x.z + X.Y.Z + W.X.Y.Z + w.x.z
1.5. Tối giản hàm sau dùng giản đồ Karnaugh :
F = Ã.É.C + B.C.D + Ã.B.D + A.B.C.D + A.C.Đ + A.B.Õ.D
Từ đó chỉ ra rằng nam sẽ được đơn giản thành :
F = B.(D + B.C.D)
K /S Đ ỏ THANH HÀI ____________ _ CẢN BAN MACH LOGIC
28

Chương II : NHỬNG MANG LOGIC TĨNH
Q Ị i ự d i i g ■ ■
Những Mạng Logic Tĩnh
F T T ^Iuy không phái là điều bắt buộc, nhưng nếu ta hiểu hoạt động
麗 th ật sự của các thiết bị logic trong việc giải quyết vấn đề thì
th ật là tuyệt vời. Do ngày nay nhiều thiết bị điện tử, chất
lỏng và logic được sử dụng bởi nghiên cứu tổng quát dùng sơ đồ khoi trước
khi đi sâu vào chi tiet hoạt động của thiet bị.
2,1, KỶ HIẺU MỎ TẢ
Hiện tại có nhiều qui ước mô tả các th iết bị logic. Các cổng logic
AND, OR và NOT được minh họa ở hình 2 .1 ; các ký hiệu khác cho trong
phụ lục B.
/I Ã
B
tì
A.B.C
A ^ B
Hình 2 . 1 : Ky hiệu các cổng NOT, AND và OR.
Thuật ngữ ugate,ỉ có nguồn gốc thời kỳ nông nghiệp. Khi cổng mơ
thì cho phép vật nuôi tự do qua lại. Các thành phần logic được xem như
các cổng vì một luồng thông tin sẽ chạy qua neu cổng mở, ngược lại khi
cống đóng thì nó bị cấm di chuyên.
2.2. Dùng giản đổ Karnaugh
Vẽ các hàm cho phép thấy được nguon gô'c một gian đồ khoi ciía
m ạng logic, điều này thật là có ích. Một ví dụ cho ở hình 2.2 tính tổng 2
bien nhị phản A và B. Bủng 2.2 liệt kê 4 tố hợp của A và B ; quan sát cả
hình 2.2 và bảng 2.1 ta thấy tổng bằng A.B OR (hợp) Ã.B :
s = A.B + A.B
29

K /S ĐỖ THANH HÁI CẢN BẢN MẠCH LOGIC
Giản đồ khôi của hàm này được vẽ ở hình 2.3, mỗi sô hạng của biểu
thức được tạo thành riêng rẽ. Mạch này còn được dùng để so sánh 2 sô
nhị phân với nhau. Nếu A > B (A = 1 , B = 0) ngõ ra mức cao cổng AND ỉà
“1 ”， còn mức thấp cổng AND là “0”• Tương tự, nêu A く B (A =
mức thấp cổng AND là “1” còn mức cao cổng AND là “0”•
Hình 2.2 : Giản đồ Kannaugh tổng 2 biến nhị phân.
B ans 2 . 1 : Bảng chân trị của hàm tổng và nhớ 2 bien nhị phân.
A B Sum S' Carry c
0 0 0 0
1 0 1 0
0 1 1 0
1 1 0 1
A > B
S ^ A . B + Ã . B
A < B
Hình 2.3 : Sơ đồ khối của mạng logic của tong 2 bien nhị phản.
Mạng này củng có thể làm bộ so sánh 2 bien.
Đmn ly De Morgan có thể dùng kết hợp với hình 2.2 để tạo ra
m ạng logic khác. Rõ ràng hơn là vùng đánh dấu w
r J không phai là vùng
đánh dấu “0”.
S’ = A.B + A.B = A.B . A.B = (A 4
*B ). A.B
Phương trình này được mô tả bằng m ạng ơ hình 2.4. Mach này
kinh tế hơn so với m ạng điẹn ở hình 2.3, ngoài ra còn các lợi the nữa se
30

Chương II : NHỮNG MANG LOGIC TĨNH
được nói ở phần sau. Áp dụng định lý De Morgan lần nữa cho phương
trình trên sẽ cho một m-ạng khác có hàm mô tả là (A + B).(A + B).
Hình 2A : Sơ đồ khối thay thế của một mạng cho hàm tổng 2 biến.
Các mạng logic ở trên cho cùng một đầu ra dáu 2 đáu vào có khác
nhau， nghĩa là A = 1 ， B = 0 hay A = 0， B = 1 . Các m ạng này gọi là các
cổng NOT-loại trừ hay Exclusive, mạch được vẽ như trên hình 2.5 (a)y và
ký hiệu là V :
AVB = A.B + A.B
Một m ạng N ngõ vào có ngõ ra bằng uv khi có số lẻ các ngõ vào
bàng “1” là một tổ hợp modulo-2. Trong những m ạng kiem tra chẵn lẻ và
thanh ghi dịch chuyển hồi tiếp có các tố hợp này (chương 7). Biểu đồ của
tố hợp dạng này được cho như hình 2.5 (b).
A ----- -------
B ___ ノ =/1 W B ^ A
A
B
A W B V C
/ 1VSV...VAÍV/V’
Hình 2.5 : (a) Kỷ niẹu cổng NOT-Equùmlent hay Exclusiue-OR.
(b) Mạng bieu diễn hàm Exclusive'OR có N ngõ ưào.
Mạng có ngõ ra là zero khi A ^ B và bang 1 khi A 5= B, được dùng
kiem tra sự tương đương của 2 bit. Đieu này được chứng m inh bằng cách
lấy bù hay lấy phủ định đầu ra của một cổng Exclusive như trong hình 2.6.
Một loạt các m ạng logic mới có thể được tìm ra bang cách chú ý phương
trình A = B, và giai quyết bieu thức A.B 4- A.B. Người đọc nên chứng minh
phương trình này và tìm gian đo Khoi phù hợp.
31

K /S Đỏ THANH HÁI CẢN BẢN MẠCH LOGIC
Hình 2.6 : Tạo hàm tương dương.
Bảng 2.1 chỉ ra rằng cờ nhớ (Carry) chi xảy ra khi A và B xay ra
đồng thời. Hình 2.7 có thêm 2 bit vào giản đồ khối, giống như hình 2.3
thêm vào một cồng AND. Một tính năng của mạch 2.4 là ta có thể lấy kêt
quả A.B dẫn ra thành cờ nhớ, trong hình là s,.Hình 2.4 vì th ế mà cung
cấp cả digit tổng và digit nhớ mà không cần phải hiệu chỉnh.
2.3. CỔNG Exclusive-OR giống như bộ đệm/đảọ
Trong cổng Exclusive-OR ở liìnli 2.5, nếu một trong các ngõ vào, ví
dụ là B dùng làm tín hiệu điều khiển, ngõ vào A là tín hiệu đi vào cổng,
nếu B = 0 thì ngõ ra bằng với trạng thái logic của tín hiệu A. Vậy khi B =
0, cống hoạt động giong như một bộ khuếch đại tầng đệm Idieu này được
chứng m inh trong bảng 2.ly độc giả lưu ý 2 dòng ngõ ra đầu tiên của cổng
Exclusive-OR, biến tổng s bằng với ngõ vào A khi B = 0).
Khi s = 0 -> ngõ ra của cổng Exclusive-OR lại là phần bù của đầu
vao A (xem dòng thứ 3 và 4 của hàm tổng s ? trong bảng 2.1). Vậy cổng
Excluếive-OR có thể dùng như một cổng đệm /đảo có thế diều khiển được.
Điểm thuận lợi này hữu dụng trong nhiều mạch.
Hàm Exclusiưe-OR được chứa trong bộ thiết lập lệnh của mọi vi xử
lý, nguyên nhân chính là do nó cho phép lập trình viên có thể đảo một từ
mả nhị phân một cách hợp lý trong bộ vi xử lý.
Mạch ở hình 2.7 gọi là bộ cộng bán phần vì nó có các ngõ ra tổng
và cờ nhớ tương ứng với phép cộng 2 bit. Trong thực hành, kết quả tính
Hình 2.7 : Gian đồ khối của hàm tổng có nhớ của 2 biên.
2.4. BÔ CÔNG TOÀN PHẦN
32

toán cần tm n đến cờ nhớ phát sinh từ phép toán trước. Tiến hành hoàn
chỉnh của phép cộng 2 bit và cờ nhớ sinh từ phép toán trước, xem bảng
2.2. Ngõ ra S〇xảy ra khi tổng ngõ vào là số lẻ :
S〇 = A V B V Ci
B ans 2.2 : Bảng chân trị của bộ aem toàn phần.
B c,
O u t p u t su m
^ 0
O u tp u t carry
Co
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Phương trình cờ nhớ ngõ ra xuat phat từ bảng chân trị :
C〇 = A.B.Cị + A.B.Cị + A.B.C^ + A.B.Cị
= Cl (A.B + A.B) + A.B.íCi + Cị )
= C i . s ’ 十 A.B
= C i . s ?+ ơ
Phương trình tổng S〇 và C〇 biểu diễn như hình 2.8 là một dạng
mạch đem toàn phần.
A _ B S 、 Cị
2.5. CẢC CỔNG NAND VẢ NOR
Mỗi thành phần đã mô tả trước đây chỉ dien tả được một hàm , ví
dụ cổng AND cho ra những mức logic không thể aien ta các hàm NOT hay
33

OR. Ngày nay, 2 thành phần logic tổng quát đó là cổng NAND và NOR
thường được sử dụng. Chức năng của các hàm này sẽ được mô tả ở phần
kế tiếp, nó có thể xây dựng bất kỳ cổng logic nào đã mô tả ở phần trên
bằng cách ghép nối thích hợp một loại thành phần logic tổng quát.
2.6. CỔNG NOR
Tên gọi N〇R xuất phát từ phát biểu logic :
NOR = OR . NOT = ÕR
Vậy hàm NOR là hàm bù hay phủ định của hàm OR, và được m inh
họa ở hình 2.9. Bảng chân trị của hàm này đã trình bày ở bảng 2.3 cho
cổng 2 ngõ vào. Ta thấy ngõ là zero nếu “1 ” xuất hiện ở một ngõ vào hoặc
cả hai ngõ vào ; ngõ ra là U
V9chỉ khi cả hai ngõ vào là zero. Điều này có
thể triển khai cho cổng NOR n ngõ vào, và ngõ ra bằng 1 cũng chỉ khi tấ t
cả ngõ vào là zero.
ニ -
K /S Đỗ THANH HẢI CÃN BẢN MẠCH LOGIC
NOR
Hình 2.9 : Tạo hàm NOR dùng cổng OR và N O T
B ans 2.3 : Bảng chân trị cho cổng NOR 2 ngõ vào.
Table 2.3
了
ruth table for a NOR gate with two 丨
nputs
inputs
A B A^B
Output
A^B
0 0 0 1
0 1 1 0
1 0 1 0
1 1 1 0
Đe bleu aien hàm NOR mà dùng 2 cổng OR và NOT thì không kinh
tế và trong thực tế 2 cổng thì không cần thiết. Nhiều thiết bị logic điện tử
biểu diễn hàm NOR cơ bản kinh tế hơn phát triển các hàm OR và NOT.
Trong những chương sau viẹc này sẽ được thảo luận chi tiết hơn.
Từ định lý DeMorgan :
(A + B + c + "•) = A.B.C."
Suy ra nếu ngõ vào chỉ tồn tại A (B, c, ... = 0) thì ngõ ra là A ,
nghĩa là cổng NOR có một ngõ vào sẽ biểu diễn hàm NOT. H ình 2.10
34

m inh họa điều này. Hàm OR được tạo thành bằng cách lấy phần bù ngõ
ra của cổng NOR : -
A + B + C 十 " . = A + B + C + ...
Hình 2.11 m inh họa đieu này.
Chương II : NHỮNG MẠNG LOGIC TÍNH
NOR
パ一 0 — Ấ
NOT
Hình 2.10 : Cổng NOR với một ngõ vào hoạt động như cổng NOT.
STATIC LOGIC NETWORKS
Ĩ > ZIM >
NOR NOT
OR
パ十厶=/1十忍
Hình 2 .1 1 : Tạo hàm OR bằng các cổng NOR.
Đinh lý De Morgan cho phéD các hàm AND dược thực hiẹn bang cac
cổng NOR :
A.B = A + B
A.B = Ã + B
H ình 2.12 biểu diễn giản đồ khối của cổng AND xuất phát từ các
phần tử NOR.
A
B
~ ~ ~
ĩ ニ A.B
AND
Hình 2.12 : Hàm AND 2 biến được tạo thành tử 3 cổng NOR.
Dường như bất kỳ hệ thống nào xây dựng bằng các cổng NOR cũng
chứa nhieu phan tử hơn dùng các cong hàm rời rạc truyen thong, nghĩa là
35

các cong AND, OR, NOT. Trong thực te đieu này không phải lúc nào cũng
đúng vì có the khử nhieu phần tử bang cách xét kỹ giản đo khoi. Một ví
dụ cho ơ hình 2.13, một bien vào A cho ra 2 tang cong NOR. Ca 2 cong bị
khử và vì the ngõ ra bằng với ngõ vào.
K /S ĐỖ THANH HẢI = = CẢN BAN MACH LOGIC
A A -A
H ình 2.13 : h a i tang cổng NOR với một đầu vào bị khử.
H ình 2.14 (a) cho một ví dụ khác, và hình 2.14 (b) cũng là m ột giản
đồ khối đơn giản. Trong hình 2.14 (a) ngõ ra A + B ở cổng NORi được lấy
bù thành A + B bởi cổng NOR2. cổng cuôi cùng thực hiện hàm NOR hai
ngõ vào, cho ngõ ra A + B + c. Ngõ ra này có thể được chứa từ một cống
NOR với các ngõ vào A, B, c như hình 2.14 (b),
.
(a)
(b)
Hình 2.14 : Mạng NOR ỏ hình (a) có thể rút gọn thành (b).
2.1. Thưc hiển mang n o r
Bất cứ phát biểu logic nào thực hiện bằng các cổng AND và OR đều
có thể thực hiện thay th ế bằng các cổng NOR.
H ình 2.15 m inh họa cho hàm :
f = ( A + B)(C + D)
Hìnỉi 2.15 (a) vẽ gian đồ khoi dùng các phan tử hàm rời rạc. Dung
các phep kết nối được mô ta ơ mục 2.6, NOR thay tne những phần tử này
như ở trong liinh 2.15 (b). Dùng ví dụ trong hình 2.13 có 4 cổng NOR được
khư aể được dạng cuối cùng như trong hình 2.15 (c). Hien nhien cổng AND
và OR trong hình 2.15 (a) có thể được thay the bằng cổng NOR.
36

Cách này không phai lúc nào của rút gọn mạng, nghĩa là chứa sô"
phần từ logic tối thiểu, rrhưng có yếu tố đơn giản. Ví dụ dưới đây m inh họa
kỹ thuật này.
(b)
H ình 2.15 : M ạng OR-AND ở (a) được thay thế bằng mạng NOR ở (b)y
mạng NOR được tối giản (c).
Ví du 2 .1 :
Thiết kế m ạng NOR giải quyết hàm :
F = (A + B + D) (B + c + 5 ) (Ã + B + Õ)
Giai đáp :
Gian đồ khối cua m ạng được vẽ trong hình 2.16, cần 7 cổng
NOR, trong đó 3 cổng để tạo A , B , c . Dùng những phần tử hàm
rời rạc cần 3 NOT, 3 OR và 1 AND.
37

K /S Đ ỏ THANH HẢI CẢN BẢN MẠCH LOGIC
H ình 2.16
2.8. THƯC HIẺN CÁC MANG N O R TRƯC TIẾP TỪ GIẢN Đỏ
Karnaugh
Thủ tục phác thảo dưới đây sẽ hướng dẫn tạo m ạng NOR 2 tầng
trực tiếp từ giản đồ Karnaugh. Gồm có các bước sau :
炫 " Vẽ giản đồ Karnaugh uà nhóm những ô “0” thành những
vùng lớn nhất có thể.
Vẽ mạng NOR 2 tầng, tầng thứ nhất có số cổng NO R bằng
với sô vòng khoanh của ô “0”• Tầng cuối cùng chỉ có một
cổng NOR, ngõ ra của moi tầng thứ nhất là một ngỗ vào
của tầng thứ hai này,
Phần bù của các biến t/iuộc moi vòng tròn trên gian ao
Karnaugh dược dùng như các ngõ vào để đưa vào tang thứ
nhdt. Áp dụng lần lượt cho tất cả các vòng trên gian đồ.
í® 3 Thèm các cổng NOR đ ể lấy bù các biến ngõ vào.
Để m inh họa cho thủ tục trên, ta th iết kế một m ạng thoa hàm logic
sau :
F = A.B.C + Ã.B.C 4- A.B.C + Ã.B.C
38

Giản đồ Karnaugh của hàm này được vẽ ở hình 2.17, các ô ''0^ đã
được khoanh cùng theo cách tôi ưu nhất. Vì cỏ 3 vùng ô “0” trên giản đồ
nên m ạng có 3 cổng ( G i - G3) ở tầng thứ nhất trên m ạng NOR. Cổng Gi
trên tầng này liên quan tới vòng A.B trên giản đồ, theo bước 3 ở trên,
cổng này có 2 tín hiệu vào là A và B = B. Điều này lặp lại cho các cổng
Ơ2 và G3 trên hình. Cuôi cùng, các cổng G5, Gô, G7 sẽ tạo ra các hàm A ,
B , c tương ứng.
Ẽ
B . C
A
c
Ã . B . C
画
B
A . B
(a)
G5
Inverters First tier Second tier
(b)
▼
Two-tier network
H ình 2.17 (a) và (b) : Thiết kế m ạng NOR từ giản dồ Karnaugh.
2.9. CỔNG NAND BÙ
Tên cống NAND xuất phát từ phát biểu :
NAND = AND.NOT = ÃND
Nghĩa là hàm NAND là hàm bù của AND. Điều này được m inh họa
trong hình 2.18 và bảng chân trị ở bảng 2.4. Cổng NAND có n ngõ vào thì
39

sẽ có ngõ ra là U
0Wkhi tấ t cả các ngõ vào bằng ngược lại thì ngõ ra sẽ
bằng ur
AND NOT
s----------- y—
NAND
Hình 2.18 : Tạo hàm NAND dùng cổng AND và NOT.
Theo định lý De Morgan :
A.B.C... = A + B + c + ...
Nếu chỉ có một ngõ vào là A thì ngõ ra là A . Vậy, cổng NAI^ÍD một
ngõ vào biểu diễn hàm NOT, hình 2.19.
K /S Đỗ THANH HẢI ______ CĂN BẢN MACH LOGIC
Bản钇 2.4 : Bảng chân trị của hàm NAND.
Inputs
A B A B
Output
A B
0 0 0 1
0 1 0 1
1 0 0 1
1 1 1 0
NAND
NOT
H ình 2.19 : Cổng NAND một ngõ vào hoạt động như cổng NOT.
Định lý De Morgan cho phép cổng OR dược biểu diễn :
Ã T Ẽ = Ã.B
Hay A + B = A.B
Gian đồ khoi của hàm này dược vẽ trong hình 2.20.
A .B - A ^ B
OR 一
H ình 2.20 : Hàm OR 2 biến tại bằng 3 cổng NAND.
40

Đôi với cổng NAND, 2 cổng NAND ghép tầng với một ngõ vào có
thể được khử đi, và một tố hợp các cổng NAND, tương tự như m ạng NOR
ở hình 2.14 (a)y cũng có thể được rút gọn thành một cổng NAND.
2.10. THƯC HIẺN CẢC MANG NANĐ
Nếu bài toán biểu dien dạng tổng (OR) các tích (AND), thì các cổng
AND và OR có thể được thay bằng các phần tử NAND.
Xét hàm :
F = A.B ^ C.D
Mạng logic dùng các phần tử hàm rơi rạc để giai quyết hàm được vẽ
ở hình 2.21 (a). Hình 2 .2 1 (b) thay thế bằng các cổng NAND. Khử 4 cổng
ae cho gian đồ logic CU01 cùng ở hình 2.21 (c).
：
D ----- ^
AND
1
OR
r
0 ^
AND
AND
( a )
OR
w 丨
{ X W ： !
广 -
t _ > ^
L ____________ —
AND
-1
(b)
A p + r* n
H r
(c)
A.B+C.D
Hình 2 .2 1 :Mạng AND-OR ở (a) dược thay bằng mạng NAND ở (b)
và được toi gian ở hình (c).
41

Để áp dụng kỹ thuật này thì nhất thiết phải đưa phương trìn h về
dạng tổng các tích. Ví dụ ta có phương trình sau :
F = (A + B) (c + D)
Đầu tiên lấy bù phương trình :
f = Ă.B + C.D
Hay f = A.B + C.D
Dẫn đến m ạng NAND ở hình 2.22,
K /S Đỗ THANH HẢI = CÃN BẢN MẠCH LOGIC
/ = M +i?).(C + Z))
Hình 2.22
2.1 L THƯC HIÊN CẢC MANG NAND TRƯC TIẾP TỪ GIẢN
Đ ỏ K a r n a u g h
Các hệ thống logic hiện đại dùng các cổng phổ biến, đó là NAND
và NOR. Mục này đề xuất thủ tục thiết kế các m ạng NAND trực tiếp từ
giản dồ Karnaugh. Các m ạng này không nhất thiết phải là các m ạng tối
giản nhất. Sau đây là các bước của thủ tục :
Vẽ giản đồ Karnaugh của hàm, nhóm các ô ur 9bằng aương
viền, mỗi vòng sẽ biểu diễn một thành phần dạng tích, ví
dụ như A.B，
V.D…
^ Mạng NAND có 2 tầng, tầng đầu có số cổng NAND bàng
với số vòng khoanh các ô uv Tầng cuối chỉ có m ột cổng
NAND, ngõ ra của mồi cổng ở tầng đầu là ngõ vào của
tầng sau.
咳 Các bien nằm trong moi vòng tròn sẽ trở thanh các ngõ
vào của moi cổng ở tầng đầu. Tat cả các vòng đều xư lý
như vậy.
Thêm các cổng NAND để xử lý các tín hiệu vào cần thiềt.
Xét m ạng NAND thực hiện phương trình sau :
42

Chương II : NHỮNG MẠNG LOGIC TĨNH
F = A.B.C + Ấ.B.C + A.B.C + A.B.C
Các bước phát thảo ở trên được minh họa trong hình 2.23. Đầu tiên
vẽ giản đồ Karnaugh, xem hình 2.23 (a), có những nhóm ô A.B, B .c ,
À.B.C được xác định. Mạng 2 tang gồm các cổng G i - G2 được vẽ ở hình
2.23 (b). Cổng Gi liên quan đến vòng A.B trên giản đồ, cổng G2 là B .c , và
cổng G3 là A.B.C. Do đó, các ngõ vào cổng Gi là tín hiệu A, B ; ngõ vào
cổng G2 là B, c ; ngõ vào cong G3 là A , B , c . Ba cong G5, Gô, G7 được
thêm vào để tạo các hàm A , B , c tương ứng. Độc gia có thể chứng minh
để thay rang ở hình 2.23 (b) tạo ra các hàm logic cơ bản.
B.C
A.B
( a )
----- y- - - - - -
Inverters
(b)
First tier* Second tier
Two-tier network
Hình 2.23 (a) và (b) : Thiết kế mạng NAND từ giản đồ Karnaugh.
2.12. KẾT NOI DẢY OR HAY LOGIC PHÂN PHỔI
Một sô" kiểu cổng điện tử có đặc tính hữu ích đó là có thể nối các
ngõ ra lại với nhau (xem hình 2.24). Tùy thuộc vào kiểu cổng m à hoặc tạo
ra hàm logic mới hoặc không th ay đổi hàm, nhưng sẽ cho phép các ngõ
43

vào tư điêu chinh (giong như tăng hẹ so gọp đau vao cua cong). Trong cac
trường hơp tong quat, co the nor cac ngõ ra VỚI nhau neu trơ khang ngo ra
cua cong thap khi tin hiẹu ngõ ra ia mọt trong cac mức logic (cho là “0”
）
và lởn khi bù của tín hiệu ngõ ra hiện diện (logic mức ‘T ’). Độc giả chú ý
rằng kết nôi dây OR không thể dùng cho các loại cổng như trong thiet ke
TTL (xem mục 4.11).
c
D
Hình 2.24 : Nối dây OR 2 cổng NOR.
Trong những trường hợp đơn gian, kết noi dây OR một số cổng lại
sẽ tạo ra hàm AND của các cong. Dĩ nhien, ta có thể viết rằng các cổng
tạo ra các kieu hàm logic khác nhau. Ví dụ, cổng thấp hơn trong hình 2.24
thay bằng cổng NAND thì sẽ tạo ra hàm (A 4- B) (C.D).
2.12.1. Phân phối các mang NOR logic
Khi 2 cổng NOR noi nhau như hình 2.24, ngõ ra dien tả hàm :
F = (Ã + B).(C + D) = A.B.C.D = A + B + c Ị D
Bằng cách noi các cổng NOR thì hàm tổng cộng vẫn không thay
đổi, nhưng m ạch có ngõ vào nhieu hơn so với cổng đơn lẻ.
Chu V : Dien đạt trên chỉ đúng đoi với m ạng có các cong mà trở
kháng ngõ ra thap khi ngõ ra “0” và cao khi ngõ ra là “1 ”. Neu ngược lại，
kết quả của hàm sẽ là :
F = A + B + C T d
Tương tự cho mục 2.12.2 dưới đây.
2.12.2. Phân phối các mang NAND logic
Trong hình 2.24, nếu thay bằng 2 cổng NAND 2 ngõ vào, biểu thức
hàm bây giờ sẽ là :
K /S Đ ỗ THANH HẢI 一 — _ _ _ _ _ _ CẢN BẢN MACH LOGIC
F = A.B . C.D = (A + B) (C + D)
Hàm mới tạo ra này kỉiac VƠI hàm NAND cơ bản.
44

2.13. T h ư c h i ê n m a n g NAND n ổ i d â y o r t r ư c t i ế p
TỪ GIẢN Đ ỏ K a r n a u g h
Nôl dây OR các cổng NAND tạo ra hàm mới mà trong vài trường
hợp làm đơn gian mạch điện. Thuật toán th iet ke được cho dưới đây :
紅
^ Vẽ gian đồ Karnaugh uà nnom các ô “0” thành vùng íớn
nhất có thế.
DS3 Vẽ mạng NAND nối dây có sô cổng NAND bằng với sô
vòng tròn nhóm các ô t(0v trên gian đồ.
Nhưng tín hiẹu dầu vào gắn VƠI một cong có quan hệ VƠI
vòng cụ the trèn gian dồ. Vòng tròn này được xác định bơi
một nhóm các D i e n .
I® 3 Thèm các cổng NAND để lấy bù những tín hiệu ngõ vào
cần tỉuèt.
Đe minh họa thủ tục trên, tien hành th iẻt kế một gian đồ
K arnaugh như trong hình 2.17 (a). Trong gian đồ đó, các vòng được xác
định là A.B.B.C và A.B.C . Bước 2 chỉ ra rằng trong trường hợp này,
m ạng cần 3 cống NAND, các ngõ vào (bước 3) là A, B.B và c, và A /à B
và c tương ứng. Kết quả gian đồ khoi cho m ạng này được vẽ trên hình
2.25. Ngoài ra, cần thêm các cổng NAND để lấy bù các biến A, B, c.
Hình 2.25 : Thiết kế mạng nối dây OR.
2.14. T r a n g t h á i LOGIC THỨ 3 (T r i -s t a t e )
Thông thường ngõ ra cm có 2 trạng thái là u0n và uv Các cổng
trạn g thái thứ 3 có một đường đieu khien thêm vào (goi là đường cho
phép ngõ raj. Khi hoạt động với tín hiẹu logic phù hợp, nó noi cổng với
chau cua chip ; aieu này cho phép cổng the hiện hàm logic như bình
thường. Khi phần bù của tín hiẹu cho pnep gắn với đường cho phép ngõ
ra, kết noi giữa cong và chau đầu ra của chip bị hớ mạch. The là tín hiệu
45

K /S Đỗ THANH HẢI CÃN BẢN MACH LOGIC
ngõ ra từ cổng logic cách ly với chấu đầu ra của chip. Cơ bản cổng NAND
3 trạng thái 2 ngõ vào được vẽ & hình 2.26.
Hình 2.26 : (a) Sơ đồ đơn giản của cổng ngõ ra 3 trạng thái ;
(b) và (c) là ky niẹu mạch.
Đường cho phép ngõ ra - đường ký mẹu EN - như hình 2.26, diều
khiển hoạt động của công tắc s, công tắc này nối ngõ ra của cổng NAND
với chấu ngõ ra của chip. Nếu cổng có đường cho phép hoạt động mức cao,
đường EN lên mức uv sẽ làm cho khóa s đóng, ngõ ra của cổng 3trạng
thái hoặc có mức “1” hoặQ “0”， tùy thuộc vào ngõ ra từ cổng Gi. Nếu
EN = 0, tiếp điểm của khóa s sẽ mở và đầu ngõ ra của chip sẽ cách điện
với ngõ ra của cổng Gi. Ký hiệu cổng loại này được vẽ trên hình 2.26 (b).
Một số dạng cổng 3 trạng thái của đường cho phép ngõ ra tích cực
mức thấp (xem ký hiệu ở hình 2.26 (c)), điều này tương đương với hình
2.26 nôi thêm cổng NOT giữa đầu vào EN và khóa s, ký hiệu m ột vòng
tròn nhỏ ngay giao điểm giữa đường EN và cổng. Vậy, khóa s đóng khi
đường điều khiển cho phép ngõ ra ở mức “0”. Vì lý do này thỉnh thoảng nỏ
còn gọi là đường không cho phép, được diễn đạt bằng ký hiệu EN bên
cạnh kết nối điều khiển cho phép ngõ ra.
Nguyên nhân căn cơ của cổng 3 trạng thái, đã được công nghiệp
điện tử công nhận, là cho phép nhiều mạch dùng dây đơn hay thanh bus
cho mục đích truyền thông. Thực tế đã được chấp nhận rộng rãi trong hệ
thông nền tảng vi xử lý (xem chương 8).
2,15, MỨC TÍN HIẺU LOGIC
Thực tế, th ật là tiện lợi khi xem dùng các giá trị zero thực, ví dụ như
trị zero của áp, dòng điện, áp suất ... ở mức logic u0n và một trị số dương
hữu hạn cho mức logic uv Nhiều thiết bị logic bán dẫn trước kia có mức áp
ngõ ra hoặc là zero hoặc là trị so am. Để cho thuận tiện gọi mức áp zero là
mức logic “0” và áp dương hữu hạn là mức logic “1”. Ta xem đây là ký hiệu
logic âm vì có nhiều hơn 2 mức logic áp âm biểu diễn mức logic “1 ”.
Ngày nay th iết bị có các mức lơ lửng, ví dụ trong một hệ thống điện
tử này là + 5V trong khi hệ thống khác lại là - 4V. Nếu có nhiều hơn 2
46

mức được xem là ‘T ’ thì thiết bị hoạt động với mức logic dương. Các ví dụ
m inh họa mức logic dương, âm được cho ở hình 2.27 (a)y (b) tương ứng.
Chương II : NHỮNG MẠNG LOGIC TĨNH
Hình 2.27 : Ví dụ (a) các mức tín hiệu logic dương
và (b) các mức logic âm.
Trong vai trường hợp, dùng mức logic hỗn hợp có lợi hơn. Ví dụ,
mức logic ngõ vào là mức dương trong khi ngõ ra là mức logic âm. Tín
hiệu xác định ở ngõ vào thể hiện mức “0”•
Chuyển mức logic dương sang âm và ngược lại có thể dễ dàng thưc
hiện từ :
Mức dương = NO T mức âm.
Mức âm = NO T mức dương.
Nêu ngõ vào cổng NOT là mức ]ogic dương ‘T ’ thì ngõ ra là mức
logic dương “0” hoặc là mức logic âm 1 .
2 .1 6 . H a z a r d TĨNH
Trong kết nối logic, khi thay đổi các biến riêng rẽ từ “0” sang “1 ”
hoặc “1 ” sang “0”， có thể gây ra sự đột biến ngõ ra trong thời gian ngắn.
Hiện tượng này gọi là Hazard tĩnh.
Hình 2.28 m inh họa 2 trường hợp Hazard tĩnh. Cho A = 1 , sau đó
A = 0 và cho A = 0 sau đó A = 1 .
Khi ở trạng tnai on định thì đúng nhưng ở những khoảng đang
thay đổi thì điều kiện A = A = 1 hay A = A = 0 có thề xảy ra như trong
47

K /S Đỗ THANH HẢI CẢN BẢN MACH LOGIC
hình. Điều này xảy ra khi tín hiệu truyền qua cổng NOT. Nêu thời gian
truyền là zero thì A + A = 1 và A. A = 0•
A
A
Ã
A
A . A
Hazard
Time
Time
Time
Time
Hình 2.28 : Ví dụ cho Hazard tĩnh.
Bởi vì có khoảng thời gian chuyển đổi trong các cổng thực tế, ngõ
ra A + A bằng zero trong một khoảng thời gian ngắn và A. A bằng uv
Trong nhiều m ạng thì điều này không quan trọng, nhưng nếu các ngõ ra
dược tổ hợp để đưa vào các mạch đếm xung thì các xung sai hay asự chạy
không đều,? sẽ sinh ra do Hazard tĩnh, nó sẽ tính thêm một số xung vào
các xung cần đếm. Cuối cùng sẽ có một bộ đếm không chính xác.
Có thể khử hiện tượng Hazard tĩnh bằng cách thêm các cổng không
cần thiết vào mạng. Trước khi thêm các cổng vào phải xác định điều kiện
ngõ vào tương ứng với hiện tượng Hazard tĩnh có xảy ra hay không. Nếu
đây không phải là một trường hợp thì không có hiện tượng Hazard tĩn h
xảy ra. Mạch ơó thể được thiết kế bao gồm hiện tượng Hazard tĩnh m à
vẫn hoạt động như mong muôn.
Sau đây là ví dụ m inh họa thủ tục khử hiện tượng Hazard tĩnh. X ét
hàm sau :
F = A .c + B.C
Hai mạng thu được từ giản đồ Karnaugh, ở hình 2.29 (a) và (b). Ph.ân
tích các m ạng này thấy có hiện tượng Hazard xảy ra, nhưng ở các kiểu khác
48

Chương II : NHỮNG MẠNG LOGIC TỈNH
r*Ti 1 ■ -s«~ 'T -rĩì,- 1. ị - t ■
;■■
-■
S
J IK.T-.IM -m ------
nhau, xem hình 2.29 (c). Có hiện tượng Hazard khi các tổ hợp tín hiệu ngõ
vào thay đổi làm các ơ kế nhau nhưng không được nhóm trên gian đồ
Karnaugh thay đoi. Đieu này được mô tả, ơ hình 2.29 (a) và (b), bằng cách
nhóm các ô được noi với nhau bằng mui tên. Bằng cách liên kết các ô này
VƠI nhau, hiẹn tượng Hazard s ẽ được khử, xem hình 2.30 (a) và (b).
A
(a)
A
(b)
Time
B 0------------------------------1 ■
■
— ...... —— ^Time
c
c
A
.C
&
B
.C0 让
Hazard
(A^C)ÁB^C)S
〇
■
I
Hazard
Time
Time
Time
Time
(c)_
Hình 2.29
Cò hiẹn tượng Hazard khi các tể hợp tín hiẹu ngõ vào thay đổi làm
các ô kề nhau nhưng không được nhóm trên gian đồ Karnaugh thay đoi.
Điều này được mô ta ơ hình 2.29 (a) và (b)y bằng cách nhóm các ô được noi
với nhau bằng mũi tên. Hiện tượng Hazard được m inh họa ở hình 2.29 (c).
49

CẢN BẢNMẠCH LOGIC
K /S Dỏ THANH HẢI
Ĩ ^ Ã X ịB .C ^ Ă .B
> = ( パ + ẽ ) •(万 +〇 •(/! +B)
Hình 2.30 : Các mạch (a) v à ( b ) khử Hazard
tương ứng VƠI các hình 2.29 (a) v à (b).
H ình 2.31 m inh họa bai toán 4 bien, có xảy ra hiện tượng Hazard.
Hozord
、Hozord
(
丨丨
ト
1 1
1 1 1
1 1
Hình 2 .3 1 : Bcu toán 4 bien có hiện tượng Hazard.
U
參 Bài tâp
2.1. Dựa vào bảng chân trị, rút gọn các phương trình hàm tông và
nhớ, được tạo ra bằng cách thêm vào 2 digit nhị phân.
50

2.2.
2.3.
2.4.
2.5.
2.6.
2.7.
Vẽ giản đồ khôi, dùng các cổng OP, AND và NOT đế tạo ra
hàm đã rút gọn ở bài 2.1.
Chuyển m ạng ở bai 2.2 sang (a) m ạng NOR và (b) m ạng
NAND.
Tìm phương trình cho ở bảng chân trị sau :
A
In p u ts,
B c
O u tp u t
i
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 0
Từ đó vẽ gian đò khôi dùng các phần tử AND, OR và NOT.
Chuyển m ạng ở bài 2.4 sang (a) m ạng NOR và (b) m ạng
NAND.
Tìm m ạng NOR và mạng NAND toi gian của hàm :
f i = Ã.B.C + Ă.B.C 4- A.B.C + A.B.C
Ỉ2 = A.B.D + A.B.C + A.B.D + B.C.D
Cho m ạng tối gian có hiẹn tượng Hazard mổ tả hàm
A.c + B.c . Tìm m ạng tối giản NOR và NAND tương đương,
phân tích hiẹn tượng Hazard. Nếu có Hazard, tạo m ạng khử
hiẹn tượng này.
51

K /S Đ ỗ THANH HẢI CÀN BẢN MẠCH LOGIC
■
■
■
•r■
ニ
滬
■ I ■
■
■
■
ニ
ĩ■
ニ-1=Ĩ■
ニ
1
ac_n«ii M
K
/ạ . - m . Ị .
ニ
u=^-
C h ư d n g I I I
Các Mạng &
Thiết Bị Đóng Ngắt Điện Tử
3.1. CỒNG NGHÉ BẢN DẲN
0 nhiệt độ bình thường chất bán dân sẽ có tính dẫn aiẹn nằm
giữa chất dẫn điện và chất cách điện. Germani và Silic thường dùng làm
vật liệu chế tạo chất bán dẫn. Chất bán dẫn lý tưởng là chất cách điện
hoàn toàn ở zero độ tuyệt đoi và tính dẫn aiẹn sẽ tang lên ở nhiẹt độ
bình thường. Đieu này là do tính dẫn aiẹn ben trong và tính chưa hoàn
hao của vật liệu. Khi thêm vào chat bán dẫn thuần khiet một lượng nho
tạp chất có thể kiểm soát được (vài phần triệu) của chất bán dẫn khác, gọi
là chất dán điện không tinh khiết.
Tạp chat được giới thiệu hoặc là loại p hoặc là loại n. C hat bán dẫn
với tạp chất loại p chứa các phần tử tự do mang điện tích dương (gọi là lỗ
trống). C hất bán dẫn với tạp chất loại n chứa các phần tử tự do m ang điện
tích âm (electron). Lỗ trống và electron có quan hệ bằng nhau về độ lớn
nhưng ngược dấu với nhau, nếu một lỗ trống kết hợp VƠI một electron thì
thu được điện tích là zero.
Lưu lượng dòng trong vật liệu loại n lớn do có sự chuyển động của
các electron qua nó, và chúng được gọi là các hạt dẫn điện chủ yếu. Các lỗ
trong mang aiẹn tích dương trong chất bán dán loại n cũng tham gia tạo
dòng điện, gọi là các hạt dẫn điện thứ yếu. Trong chất bán dẫn loại p , lỗ
trong là h ạt aan chu yeu còn electron la nạt dẫn thứ yeu.
/ ỉ
Anođe
ì Cothode
(a) (b)
Hình 3 .1 : Cấu trúc vật. lý của diode uep xúc p-n (a)
và ký ìuẹu mạch của nó.
52

Chương III : CÁC MANG & THIÊT BI ĐÓNG NGAT đ i ệ n t ử
3,2, Diode tiếp xúc p-n
Một diode tiếp xúc p-n gồm một tinh thể bán dẫn với cả vùng loại p
và loại n, 2 vùng này được liên kết bởi một khôi nguyên tử, xem hình 3.1
(a) ; ký hiệu mạch ở hình 3 .1 (b). Dòng chảy xảy ra khi cực anode (cực
dương) loại p dương so với cathode (cực âm) loại n. Trạng thái này gọi là
sự phân cực thuận hay sự dẫn điện theo chiều thuận, đặc tuyến của phần
tương ứng được vẽ trên hình 3.2.
Khi anode âm hơn so YƠ1 cathode, diode ở trạng thai phân cực
ngược, chi co dòng rò rỉ rất nhỏ chảy qua. Đây là trạng thai khóa ngược,
dòng điện bị khóa lại. Khi áp phân cực tăng đến mức nào đó diode bị
đánh thủng ve điẹn, nó sẽ chuyên sang trạng thái dẫn thứ hai, dẫn ngược.
Các diode thông thường sẽ hỏng khi ở trạng thái này, tuy nhien có những
loại diode như Zener lại hoạt động ở cùng đánh thủng ngược.
Hình 3,2 : Đặc tính tĩnh của diode tiep xúc p-n.
3,3. Transistor tiep xúc
T ransistor tiep xúc p-n-p có dạng tinh thể chất bán dẫn đơn, gồm 2
vùng n và một vùng n (xem hình 3.3 (a)). Transistor npn được gọi là linh
kiẹn lưỡng cực vì được cấu thành từ 2 loại chât bán dẫn và chứa 2 loại
aiẹn tích. Mạch ở hình 3.3 (b), mũi tên trên cực phát chỉ chieu dòng điẹn
chảy trên thiết bị, còn dòng electron chảy theo hướng ngược lại. Cực phát
loại n là nguồn của phần tử m ang dòng điện (electron), được phân cho
cùng cực nền và cực thu. Tên cực thu ngụ ý nói rằng phần lớn dòng điện
từ cực phát đổ vào nó. Tên vùng nền xuat phát từ thời các th iẽt bị cũ,
trong sách này xem nó như một cực dieu khien.
Tiep xúc p-n giữa vùng nen và vùng phát gọi là tiep xúc cực phát,
và giừa vùng nền và vùng thu gọi là tiep xúc cực thu. Thoáng nhìn, mạch
aiẹn tương đương đơn gian của T ransistor gồm 2 diode tiep xúc p-n noi
anode chung. Hình 3.4 (a) vẽ dạng Transistor mắc cực phát chung, cực
53

phát chung cho cả ngõ vào (cực nềtỉ) và với ngõ ra (cực thu), Cấu hình cực
phát chung được dùng nhất nhất trong các ứng dụng chuyển mạch. Ngoài
ra còn có cấu hình cực thu chung và cực nền chung. Lợi th ế chủ yếu của
cau hm h cực phát chung là thu được độ lợi công suất cao.
K /S Đ ỗ THANH HẢI CĂN BẢN MACH LOGIC
(a) (b)
H ình 3.3 : Mô tả vật lý và ký hiệu mạch của Transistor npn.
Đặc tính ngõ ra của cấu hình cực phát chung, xem hình 3.4 (b), rấ t
có lợi cho người thiet kế mạch. Nó thể hiện mức độ bien đổi của dòng cực
thu Ic theo hiệu điện th ế giữa 2 cực thu-phát V〇E và dòng cực nền Ib. Khi
dòng cực nền bằng zero, có một dòng rò Iceo rấ t nhỏ chảy giữa cực thu và
cực phát. Dòng rò này có độ lớn khoảng từ vài nano Ampe đến vài micro
Ampe. Lúc này Transistor ở trạng thái w
O fr, lúc này tương đương với một
công tắc mở.
Khi tăng dòng cực nền Ib, với trị Vce không đổi, dòng cực thu tăng
m ạnh theo một tỷ lệ với cực thu (bỏ qua dòng r ò ) :
I c = f^FE. I b
Gian đồ mạch tương đương thể hiện mô tả hoạt động của m ạch cho
trong hình 3.4 (c). Nguồn dòng chuyển dòng hpE . Ib trán h khỏi diode cực
thu và điện trở R trên đường nền thể hiện điện trở bản th ân của cực nền.
Hình 3.4 (c) l à mạch tương đương phù hợp với dòng thấp, và chỉ dùng để
giải thích hoạt động của những mạch ở điều kiện trạng thái ổn định.
Tham số hpE là một giá trị tĩnh, F : xuất phát từ dòng thuận
(Forwai'd) ; E : xuất phát từ tỷ số — trong cấu hình mắc cực phát chung
Ib
(Common-Emitter). Từ h chỉ các thông số lai tạp (Hybrid Parameters) được
dùng để xác định hoạt động của Transistor. Tham số này độc lập không
chỉ đối với dòng cực thu và còn đôi với Vce và nhiệt độ tiếp xúc chất bán
dẫn Tj. Giá trị Vce và Ic được xác định ở 25°c, /lỉnh 3.5 vẽ thay đổi của
đường cong hpE điển hình theo Vce và Ic tại giá trị cố định Vce*
54

Chương III : CÁC MANG & THIÊT BI ĐÓNG NGAT đ i ệ n t ử
Collector junction
d i o d e --------
’c
Collector
Base
Emitter junction
diode
R
Constant current
generator
ノ
Emitter
な
(0
H ình 3.4 : (a) Mạch dùng ae xác định đặc tuyen ngõ ra của Transistor npn.
(b) Một đặc tuyen ngõ ra ãien hình.
(c) Mạch tương đương đơn gian.
Khi thêm một lượng lớn vào dòng cực nền, T ransistor rơi vào trạng
thái bão hòa. Vùng bão hòa trên đặc tuyến ngõ ra được ghi là a0 n ,? trên
hình 3.4 (b). Vấn đề ở dây là giá trị của hpE trong tính toán là bao nhiêu ?
Điều này được m inh họa chi n e t trong hình 3.6. Khi Vce là IV, dòng cực
nền là 1 mA, thì hFE = 30 mA / 1 mA = 30. Với giá trị dòng cực nền không
đổi thì nếu V ce là 0.5 và 0.25 thì hpE tương ứng là 25 và 12.5. Với Vce =
IV, Transistor chưa chuyển sang vùng w
On,> và giá trị hFE = 30 rõ ràng
55

không thích hợp với lái cực nền ở 1 mA. Khi Ic = 25 mA thì T ransistor
chuyển sang vùng “On” nhiứig tùy thuộc vào sự mở rộng của các tham số*
khác nhau của cùng một loại có thể không bão hòa với I b = 1 mA. Để đảm
bảo rằng tấ t cả các Transistor cùng loại bão hòa tại m ột điểm làm việc
VC
E = 0.25V, Ic = 25.5 mA với dòng nền bằng 1 mA, nghĩa là hpE = 12.5.
K /S Đ ỗ THANH HẢI CẢN BẢN MẠCH LOGIC
Hình 3.5 : Sự khác nhau của hfE với (a )lc và (b) nhiệt độ tiếp xúc,
Các nhà sản xuất dưa ra giá trị của hpE tại những điem trên đặc
tuyến có nhưng giá trị dòng cực thu khác nhau với Vce không đổi thường là
IV. Cấu hình th ật có thể chỉ gồm đặc tuyến của Transistor nhưng giá trị
thích hợp có thể tìm được nhanh hơn từ bảng dữ liệu. Nhà sản xuất chỉ rõ
điện áp tối đa tồn tại trên Transistor VcEsat khi nó ở trạng thái bão hòa với
dòng cực thu và cực nền cho trước. Trị sô" của hpE có thể được suy ra từ
những hình này. Ví dụ, nếu Transistor chuyển mạch silic có VcEsat = 1 2 5
mA với Ic = 10 mA và I b = lmA. Những hình có hpEsat = 10 là hình bão toàn
của loại Transistor đó. Tham số hpEsat được định nghĩa ở đây là tỷ số dòng
thuận tĩnh khi Transistor bão hòa hoàn toàn. Trị số của hpEsat thì thấp hơn
hpE lúc không bão hòa, và được xác định bằng dòng cực nền và dòng cực thu
(no dược giới hạn bởi hệ số ngoài ví dụ như giá trị của trở kháng ngoài).
Một loại T ransistor lưỡng cực khác đó là p-n-p nó gồm một nguồn n
(miền nền), ở giữa hai miền p (cực phát và cực thu). Với loại th iết bị này
điện thê của cực nền và cực thu âm ngược lại với hoạt động cơ bản của
loại n-p-n.
Những đặc tính của cả hai loại Transistor làm chúng giống như
những th iết bị chuyển mạch là :
^ Chúng có cấu trúc nhỏ và công suất tiêu tán ở trạn g thái
On và Off thấp.
Rẻ tiền và có ưu điểm của mạch tích hợp là hạ giá thành
trên một hàm logic.
56

咳 Đòng cực thu ở trạng thái bão トòa được điều khiển 0Ư
1
/
dòng nền nhỏ hơn nhieu IB =
V
Những bat lợi của chúng là :
B33 Thiết bị không bao giờ OFF th ật sự bởi vì có dòng rò nhỏ.
Nó Không' bao giờ ON hoàn toàn vì aiẹn ầp bão hòa VCEsat
hữu hạn.
Chươnư III : CÁC MANG & THIẾT BI ĐÓNG NGAT đ i ệ n t ử
/0= I mA
H ình 3.6 : Đặc tuyến tĩnh của Transistor trong vùng bao hòa.
3.4* CỔNG NOT Transistor-Điên trở
Mạch trong hình 3.7 (a) đáp ứng yêu cầu của một cổng NOT khi cực
nền được nối với đường điện the zero (logic “0”)， dòng nền = 0 và Transistor
ở trạng thái OFF. Dòng cực thu trên thực tế bằng zero và điện thế ngõ ra ở
mức cao (logic “1”). Khi điện the cực nền ở mức cao (logic “1”)， Transistor
chuyển qua ON và Vce rất nhỏ (logic “0”)， điển hình là từ 0.2 - 0.5V.
Dong cực thu trong hình 3.7 (a) được xác định bằng những dieu kiẹn
sau xảy ra cùng lúc :
Dòng qua điện trở = dòng qua Transistor
Ta có : Vcc = Vce + Ic-Rc
Một giai pháp toán học chính xác thì thông dụng nhưng dùng giai
pháp đồ thị đơn giản thi cho kết quả dễ dàng và nhanh chóng hơn.
Điện th ế cực thu được cho bởi phương trìn h :
Vce = Vcc - Ic-Rc
T _ Y_cc
Rc
VcE
Rc
57

K /S ĐỖ THANH HẢI CẢN BẢN MACH LOGIC
(a)
Current
Hình 3.7 : (a) Một cổng NO T Transistor-điện trở ;
(b) uà (c) biểu diễn trạng thái đóng và mở tương ứng của Transistor,
Độ dôc của đường thẳng là —
— — xác định điểm Vc = Vcc khi Ic = 0
Rc
và Ic = khi Vce = 0. Đường thẳng được gọi là đường tải vẽ trong
Rc
hình 3. ỉ (b) và (c). Giao của đường tai với dặc tuyến xấp xỉ ngõ ra là diem
mà dòng Transistor và aiẹn trơ bằng nhau. Điện the trên Transistor Vce
và điện th ế trên điện trở Ic.Rc được xác định từ đặc tuyến ngõ ra khi công
tắc trên đường cực nền nối với mức 〇
[ Vce xấp xỉ Vce và Ic xấp xỉ 0. Khi
còng tắc ngõ vào trên đường cực nền nối với mức logic “1”， khi VB = Vcc
một dòng hữu hạn trên cực nền chảy qua :
58

Chương III : CÁC MANG & THIÊT BI ĐÓNG NGAT đ i ê n t ử
V CC — V BEsat
r b
Vbe sat là điện thế cực nền-cực phát khi T ransistor ở trạng thái bão
hòa. Vbe sat nhỏ so với Vcc và nó có thể được bỏ qua :
I b =
Vcc
R b
Bằng cacn tăng dòng cực nền đến mức thích hợp, T ransistor bắt
đầu bão hoa và điện th ế cực thu là Vce sat-
Sau đây là thủ tục thiết kế đơn giản một cổng NOT Transistor. Xét
T ransistor Qi ơ hình 3.8 (a) cỏ mạch giong nhau noi với chính cực thu
của nó. Gia trị cực đại của M gọi là fan-out của mạch. Khi điẹn the cực thu
của Qi cao m ạch cung cấp dòng lái cực nền cho các T ransistor Q2, Q3, ... Vì
vậy m ạch lái hoạt động như một nguồn dòng và được mô tả là một cổng
logic tạo dòng. Thông thường, mạch logic lưỡng cực loại OR và NOR là
cổng nguon dòng. Trạng thai hoạt động xấu nhat xảy ra khi ngõ vào
Q i = 0 và fan-out cực đại Mmax có hen hệ với nhau. Trong trường hợp này
aiẹn the cực thu của Qi.Nếu dòng rò của Qi có thể được bỏ qua, dòng qua
Rc khi Qi OFF là :
Ic
Vcc VBE sat
Rc +
r b
Đieu kiện này được m inh họa trong hình 3.8 (b). Bỏ qua Vbe sat,
phương trình trở th àn h :
V,
Ic
cc
Rc +
Rb
Dòng cực nền cung cấp cho Transistor Q2, Q3, ... là :
Ic V,
I b
cc
M.RC + Rb
Nhưng lc = ^FE sat
nẽn
I b
cc
^FE sat M.Rc + R b
V,
Nếu Vce sat nho thì Ic gan bằng — km Transistor ON.
Rc
Vcc cc
^C-hpEsat M.RC + Rb
59

K /S ĐỖ THANH HẢI CẢN BẢN MẠCH LOGIC
M = hFE sat -
R
Rõ ràng M có giá trị cực đại, với trị sô" hpE sat cho trước, k h i — là
Rc
cực tiểu. Rb và Rc có trị số hữu hạn.
Đôl với Transistor công tắc silic điển hình, Vce sat = 0.25V khi dòng
cực thu là 10 mA và dòng cực nền là 1 mA. Luc này hpE sat =10, nếu Rb =
Rc = 1KQ thì Mm
ax = 1 0 - 1 = 9 , nghĩa là 9 cổng NOT giống nhau có thể
được nôl với cực thu của bất cứ Transistor nào. Các phép toán ở trên giả
sử ràng Vcc không đổi và các giá trị điện trở cũng vậy. Thực tế có dung
sai trong các giá trị này và các Transistor cùng loại thì hpE sẽ khác nhau.
Vì .vậy ở các trường hợp trên, nếu hpE sat thay đổi giữa 9.5 và 12.5, và các
điện trở có dung sai 10%, trường hợp xấu nhất xảy ra khi hFE sat = 9.5,
RB =1,1 Kfì và Rc = 0,9 Kfì. Giá trị fan-out cực đại khi đó là 8.28. Vì vậy
số nguyên của mạch aiẹn có thể được kết nôì, fan-out giảm xuông 8.
H ình 3.8 thiet kế trường hợp xấu nhất của cổng NOT trong hình
3.7 với fan-out của M.
^ ự
cc
斤
c
t
I
To other •
gates
斤
B ’ B
斤
B ’ B
^BEÍsot)
ん (》
0”
(b)
Hình 3.8
60

Chương III : CÁC MANG & THIÊT BI ĐÓNG NGAT đ i ê n t ử
3.5 Hoat Đỏng Bão Hỏa Của cảc Transistor
T ransistor có hpE sai =10, đien hình, có hpE làm việc ở trạn g thái
không bảo hòạ là 50. 0 trạng thái không bão hòa -> mạch tương đương
gần đúng của T ransistor n-p-"， với hFE tại dòng cực thu là 5 mA
mA), tại cực thu là 1KT2, được vẽ ở hình 3.9 (a). Khi đó, dioae cực phát
được phân cực thuận, và nguồn dòng không đoi cho phép dòng cực thu
5mA chay vào tai. Dong cực phát là Ic + Ib = 5 + 0 , 1 = 5,lmA, kẻt quả là
điện áp thuận giảm xuống 0,5õV được đặt lên diode. Điện áp đặt trên tải
1KQ là 5mA X 1KT2 = 5V, và điện thế cực thu là 10 - 5 = 5V. Diode cực
thu cồ aiẹn áp ngược 5 - 0,55 = 4.45V. Hơn nữa, khi dong cực nền tăng
aan đến dòng cực thu tăng và hpE thay đổi, ở đây là giam, kết quả là
T ransisor chuyển sang bảo hòa. Dong cực nền và cực thu tăng -> dẫn đen
dòng cực phát tăng và áp thuận rơi trên diode phát tăng.
Trong hình 3.9 (b), dòng cực nền là 0.47 mA dán đến hpE = 20, dòng
cực thu là 9,4 mA và dòng cực phat là 9.87 mA. Điẹn áp thuận rơi trên
phát tăng đến 0.6V. Dòng 9.4 mA chảy vào thu, áp rơi trên điện trở 1KQ
là 9.4V.
Điện áp cực thu là 10 - 9.4 = 0.6V. Áp ngược trên diode cực thu
chuyển ve Zero và Transistor ở ngưỡng bão hòa.
Tăng thêm dòng cực nền aan đến giam tỷ số chuyển đối dòng
thuận tĩnh, xem kình 3.9 (c). 0 đây Ib =1.4 mA và hpEsat =10. Kèt quả là
dòng 14 mA chảy qua nguồn dòng không đoi. Trong những đieu kiẹn này
điện th ế cực thu là 0,2V, vì vậy dòng qua điện trở lkQ là ----------- = 9.8
mA. Điem khác nhau giữa dòng cực thu trong ngoai la (14 - 9.8 = 4.2 mA)
truyen đến diode cực thu, hiện giơ đang phân cực thuận. Phân cực thuận
trên diode thu làm giam cuẹn th ế cực thu Vbe sat (đen 0,2V trong trường
hợp này) bang cách sử dụng các Transistor, một trong các mức logic tương
đương với điện th ế 0 trong khi mức logic khác có thể xấp xỉ Vcc. Điện trô
giữa cực phát và cực thu ở trạng thái bão hoa gọi là aiẹn trở bão hoa,
0 2V
r®E sat. Trong hình 3.9 (c), r CE sat = ^ ' - • = 10.4Q.
9.8mA
Một vấn đề khi sử dụng chuyên mạch ở hình 3.8 và 3.9 là Vce sat
lang lên và Vbe sat giam theo nhiẹt độ. Đieu này có nghĩa là tăng nhiệt độ
sẽ làm giam độ dự trữ của trạng thái ON sang OFF. Bù lại hfE sẽ tăng
theo nhiệt độ.
Lợi diem quan trọng của những mạch công tắc bão hòa là tính gian
đơn cua chúng. Điem bat lợi chủ yeu là tốc độ chuyển mạch thấp. Bơi vì
61

K /S Đ ỗ THANH HẢI CÃN BẢN MẠCH LOGIC
suốt khoảng thời gian công tắc khoá, cực nền được quét bởi các điện tích
cực nền, điều này làm m ất một khoảng thời gian.
Unsoturated working
(a)
Transistor approaching
saturation AF£=20
(b)
Saturated working
(c)
H ình 3.9 : Hoạt động của một Transistor tiếp xúc
(a) Vùng không bão hờa ; (b) Ngưỡng bão hoà ; (c) Vùng bão hòa.
3,6. Transistor (kích thích) mở
Kết quả của sự thay đổi nhỏ trên dòng cực nền sẽ tạo tác động đến
dòng cực thu có thể đo được ở bất cứ tần số nào. Đồ thị của tỷ số chuyển
đổi dòng thuận tín hiệu nhỏ, hpE vượt quá tầm của tần số, theo cơ sô" loga,
xem hình 3.10. Trị sô' của hpE không đổi trên một dãy rộng tần số, ở tần
sô cao tại độ dốc xấp xỉ 20 db/decade, hpE giảm, ở tần sô" rấ t thấp, giá trị
h(e được cho sẵn là hpE. Vài tần số được vẽ như trong hình.
62

乃
u
Chương III : CÁC MẠNG & THIÊT BỊ ĐÓNG NGAT ĐIỆN TỬ
3dB X 2 0 d ỡ /decode slope
Hình 3.10 : Sự thay đoi của IìFE theo tần số.
H ình 3 . 1 1 : Sự thay đoI nnat thơi cua Ic theo sự thay đổi nấc
của dòng cực nền.
Ta có : h f e = —
— —
て ằ
j = -----và W
p là góc hoặc tần số cắt, tại độ lợi là 3db thấp hơn độ
90
lợi tần so thap. Transistor, trong cách mac cực phát cnung, thể hiện đặc
tính đáp ứng tần số của mạng trề đơn với thời hằng là T = — . Bước
一 w n
nhảy ơ dòng cực nen t ừ 0 —
> I b , dòng cực thu Ic b ấ t cứ lúc nào cũng được
biểu diễn theo công thức :
ỉc = ỉiFE x Ib i (ỉ - ê tlT)
Đáp ứng của phương trình này được vẽ trên Dieu đồ hình 3.11. Tăng
dòng tại cực nền dẫn đến giá trị của dòng cực thu tăng lên như trong hình
3,12. Thực tế, dòng cực thu không thể vượt quá — . Bất cứ dòng nào lớn
Rc
hơn giá trị (gọi là dòng vượt lo) pnai chảy qua diode cực thu cua
transistor, và khong xuat hiẹn ơ mạch cực thu.
Dòng vượt lo gây ra trạng thái kích thích nhanh hơn cho transistor,
giam từ ti đến t3 như trong hình 3.12, gây tăng dòng cực nền len 3 lần.
63

K/S Đ ỗ THANH HẢI
" — .. . . . . I
T
U111- - - ■
■ "
CẢN BẢN MẠCH LOGIC
H ình 3.12 : Hình thu nhỏ của khoảng tnơi gian bị kích thích
với dòng vượt lố.
H ình 3.13 : Xác định khoảng thời gian trễ td và thời gian tăng tn.
Dạng sóng thực tế của dòng cực thu, theo mỗi bước thay đổi của cực
nền, được cho trên hình 3.13. Thời gian tăng t r là khoảng thời gian dòng
cực thu tăng từ 10% đến 90% giá trị cuối cùng của nó. Suot khoảng thời
gian này, dòng tăng theo đường cong hàm mũ, như hình vẽ ở trên. Lúc bị
kích thích -> dòng cực nền bắt đầu chảy, nhưng m ất khoảng thời gian hữu
hạn dê các h ạt mang dòng điện lan tỏa đến vùng cực nền khởi đầu cho cơ
chế kích thích. Sự trễ này gọi là thời gian để kích thích td. Thời gian tổng
cộng để chuyển transistor ON gọi là thời gian mở, t〇N ：
t 〇n = t d + t r
3.7. Transistor tắt
Khi Transistor bão hoà, cả 2 tiếp xúc phân cực ngược. Khoảng thời
gian để dòng vượt lô" lan đến tiếp xúc cực thu, khi Transistor OFF, gọi là
64

Căn bản mạch logic, Đỗ Thanh Hải

Căn bản mạch logic, Đỗ Thanh Hải

Recommended

Recommended

More Related Content

What's hot

What's hot (20)

Similar to Căn bản mạch logic, Đỗ Thanh Hải

Similar to Căn bản mạch logic, Đỗ Thanh Hải (20)

More from Man_Ebook

More from Man_Ebook (20)

Recently uploaded

Recently uploaded (20)

Căn bản mạch logic, Đỗ Thanh Hải