17. BBeehhaavviioorraall ssppeecciiffiiccaattiioonn
Dr.R.P.Rao
VVHHDDLL
VVeerriilloogg
entity Full_Adder is
generic (TS : TIME := 0.11 ns; TC : TIME := .1 ns);
port (X, Y, Cin: in BIT; Cout, Sum: out BIT);
end Full_Adder
architecture Behave of Full_Adder is
begin
Sum <= X xor Y xor Cin after TS;
Cout <= (X and Y) or (X and Cin) or (Y and Cin) after TC;
end;
36. Dr. R. P. Rao
VVLLSSII DDeessiiggnn
LLeeccttuurree 22
MMOOSS TTrraannssiissttoorr TThheeoorryy
37. MMOOSS TTrraannssiissttoorr TThheeoorryy
Dr. R. P. Rao
TTwwoo ttyyppeess ooff ttrraannssiissttoorrss
–– nnMMOOSS
–– ppMMOOSS
DDiiggiittaall iinntteeggrraatteedd cciirrccuuiittss uussee tthheessee
ttrraannssiissttoorrss eesssseennttiiaallllyy aass aa vvoollttaaggee
ccoonnttrroolllleedd sswwiittcchh
38. nnMMOOSS TTrraannssiissttoorr
Dr. R. P. Rao
•If the gate is “high”, the switch is on
•If the gate is “low”, the switch is off
drain
gate
s
g=1
d
s
g=0
d
source
49. TThhrreesshhoolldd VVoollttaaggee
Dr. R. P. Rao
DDeeppeennddeenntt oonn
–– GGaattee ccoonndduuccttoorr mmaatteerriiaall
–– GGaattee iinnssuullaattoorr mmaatteerriiaall
–– CChhaannnneell DDooppiinngg
–– VVoollttaaggee ddiiffffeerreennccee bbeettwweeeenn ssoouurrccee aanndd bbooddyy
50. TThhrreesshhoolldd VVoollttaaggee
Dr. R. P. Rao
2F VSB 2FVT VT 0
•Threshold voltage is usually arrived at
empirically
• is the body-effect coefficient and controls the
impact of the source to bulk voltage
•F is the Fermi potential and is dependent on
doping levels
kT NA
F ln
Ni q
53. nnMMOOSS TTrraannssiissttoorr
Dr. R. P. Rao
Gate
VGS > VT
+ -
VDS small (VGS-VDS>VT)
Source + -
Drain
Linear or Nonsaturated Mode
n+
Depletion Region
n+
Oxide
54. nnMMOOSS TTrraannssiissttoorr
Dr. R. P. Rao
Gate
VGS > VT
+ -
Source
Drain
VDS = VGS -VT
+ -
Linear or Nonsaturated Mode
n+
Depletion Region
n+
Oxide
55. nnMMOOSS TTrraannssiissttoorr
Dr. R. P. Rao
Gate
VGS > VT
+ -
VDS large (VDS> VGS-VT)
Source + -
Drain
Saturated Mode
n+
Depletion Region
n+
Oxide
62. MMOOSS TTrraannssiissttoorr CChhaarraacctteerriissttiiccss
Dr. R. P. Rao
L
0
IDSdx Wn
VDS
VDS
0
Qi (x)dV
IDSL Wn 0
Cox VGS V(x) VT dV
V 2
I L W C V V V DS
DS n ox GS
T DS
2
V 2
I k V V V DS
DS n GS
T DS
2
•kn is the gain factor and is dependent on the
transconductance (nCox) and the ratio between W and L.
63. EExxaammppllee
Dr. R. P. Rao
n= 600 cm2/V s
Cox= 7 x 10-8 F/cm2
W = 20 mm
L = 2 mm
kknn == n Cox W/L = 0.42 mA/V2
67. MMOOSS TTrraannssiissttoorr
Dr. R. P. Rao
CCuuttooffff rreeggiioonn ((VVGGSS<<VVTT))
IDS 0
LLiinneeaarr rreeggiioonn ((VVGGSS>>VVTT,, VVDDSS<<VVGGSS--VVTT))
V 2
I k V V V DS
DS n GS
T DS
2
SSaattuurraatteedd rreeggiioonn ((VVGGSS>>VVTT,, VVDDSS>>VVGGSS--VVTT))
2
IDS kn
VGS VT
2
68. MMOOSS TTrraannssiissttoorr
Dr. R. P. Rao
CCuuttooffff rreeggiioonn ((VVGGSS<<VVTT))
S D
LLiinneeaarr rreeggiioonn ((VVGGSS>>VVTT,, VVDDSS<<VVGGSS--VVTT))
S D
SSaattuurraatteedd rreeggiioonn ((VVGGSS>>VVTT,, VVDDSS>>VVGGSS--VVTT))
S D
74. MMOOSS TTrraannssiissttoorr
CCuuttooffff rreeggiioonn ((VVGGSS<<VVTT))
S D
LLiinneeaarr rreeggiioonn ((VVGGSS>>VVTT,, VVDDSS<<VVGGSS--VVTT))
S D
SSaattuurraatteedd rreeggiioonn ((VVGGSS>>VVTT,, VVDDSS>>VVGGSS--VVTT))
S D
105. CCMMOOSS IInnvveerrtteerr VVTTCC
Vin Vtn
2
k
kp
Vin VDD Vtp
2
n
SSeett nnMMOOSS LLiinneeaarr IIDDSS eeqquuaall ttoo ppMMOOSS
SSaattuurraattiioonn IIDDSS
V V V
2 2
in DD tp k
V V V
Vout
p
2
in
tn out
2
2
V 2
k Vin VDD Vtp
out
V V V p
0
Vout
2
Vin
in tn
Vtn
out
n
k n
k 2
106. CCMMOOSS IInnvveerrtteerr VVTTCC
Vin Vtn
2
2
k
kp VDSATp Vin VDD Vtp
VDSATp
n 2
n
2
SShhoorrtt cchhaannnneell mmooddeell
V V 2
k V V V V DSATp
k V V V out
p DSATp in
V 2
DD tp
k
in
tn out
2
V
out
V V V p
V V V V DSATp
0
Vout
2
Vin
in tp
Vtn
out DSATp in DD tp
n
2
k
120. NNooiissee MMaarrggiinnss
•Voltage Transfer Function
Vout f Vin
•Voltage Transfer Function with Noise
Vout f Vin Vnoise
Vout f Vin
dVout
dVin
Vnoise
•Perturbed voltage is the sum of the nominal output plus
the gain times the noise
•Keep the gain less than 1
174. CCMMOOSS LLaattcchhuupp
pMOS p+ Source
n well
substrate
Rwell •Acts like a SCR
(silicon controlled rectifier)
•As long as both transistors
are off, everything is fine
Rsubstrate
nMOS n+ Source
175. CCMMOOSS LLaattcchhuupp
pMOS p+ Source
n well
substrate
Iwell Rwell •External disturbance
causes current flow in Rsub
or Rwell
•Feedback loop will cause
the current draw to
increase dramatically
Rsubstrate
nMOS n+ Source
216. IInntteerrccoonnnneecctt ddeellaayy
R
Vin Vout
•Lumped RC model
C
•Charge Vin to VDD
t
•The transient output voltage is Vout (t) VDD1 e
RC
VDD
V
1 e
tdlh
RC
2
tdlh
DD
1
ln
RC 2
tdlh .69RC
217. IInntteerrccoonnnneecctt ddeellaayy
•Distributed RC ladder model
R/N R/N R/N R/N
Vin Vout
C/N C/N C/N C/N
•More accurate than lumped RC model
•More difficult to solve for large N
•Need full-scale SPICE simulation
241. FFaallll ttiimmee aannaallyyssiiss
LLiinneeaarr MMooddee
.1V
2
IC IDS
dV
V 2
C out
k V V V out
L
dt
n DD
tn out
2
dt
2CL
dV
kn 2VDD
Vtn Vout Vout
out
t f 2
2CL
k
VDD Vtn
DD 2V
dVout
V V V 2
n out DD tn out
245. RRiissee ttiimmee aannaallyyssiiss
p DD
t
CL
2p .1 ln19 20p
r
k V 1 p
1 p
K
1 2p .1 ln1920p
p
Vtp
p
1 p
1 p
VDD
CL
tr Kp
k V
p DD
246. RRiissee ttiimmee aannaallyyssiiss
FFoorr eeqquuaall ffaallll ttiimmeess aanndd rriissee ttiimmeess
K
CL
n
k V
t f tr
CL
Kp
k V
n DD
kn kp
p DD
C
Wn
C Wp
n ox
L
p ox
L
Wp
n
Wn p
2 3
269. TTrraannssiissttoorr SSiizziinngg
f
UUssee ccaassccaaddeedd iinnvveerrtteerrss
R R R R
2
C
3
C
CL
f n1
C
R
t f n 1 fRC
f n1
CL
•If we equalize the delays, then f n
CL
C
tp nfRC
R f f 2
f 3
f n1
fC f
271. TTrraannssiissttoorr SSiizziinngg
R 11K,C 9 fF C 1pF
n ln L
ln 4.71
CL 1pF C 9 fF
Set nn=5, and ff =3 to use integral values
t n 1 fRC
R
C
p
f n1 L
5 1 311K 9 fF
11K
1pF
351
1.32ns
279. CCoommmmuuttaattiivviittyy
A B B A
A B B A
AAssssoocciiaattiivviittyy
A B C A B C
ABC ABC
DDiissttrriibbuuttiivvee LLaaww
A B C AB AC
A BC A B A C