درس بسيط لاستعراض المكونات الاساسية للغة VHDL باللغة العربية

1. VHDL Tutorial AHMED ABDELKAREEM
VHDL Tutorial
By / Ahmed Abdelkareem
‫الـ‬ ‫لغة‬ ‫تستخدم‬VHDL‫الـ‬ ‫توصيف‬ ‫في‬digital circuits or Logic gates
‫الـ‬ ‫نعلم‬ ‫نقدر‬ ‫دي‬ ‫اللغة‬ ‫باستخدام‬ ‫يعني‬FPGA kit‫الـ‬Logic gate‫اللي‬ ‫الرقمية‬ ‫الدايرة‬ ‫او‬
‫الـ‬ ‫نحدد‬ ‫بحيث‬ ‫نعملها‬ ‫عايزين‬ ‫احنا‬inputs‫الـ‬ ‫و‬outputs‫باللغة‬ ‫بينهم‬ ‫العالقة‬ ‫و‬ ‫بتوعنا‬
.‫دي‬
‫نعمل‬ ‫عايزين‬ ‫نفترض‬ : ‫مثال‬AND gate‫الـ‬ ‫باستخدام‬VHDL‫انها‬ ‫هنفترض‬2 input and
gate‫واحد‬ ‫خرج‬ ‫طبعا‬ ‫ليها‬ ‫و‬.
‫الـ‬ ‫لغة‬VHDL‫حاجتين‬ ‫من‬ ‫بتتكون‬: ‫هما‬ ‫و‬ ‫مهمين‬
ENTITY‫للـ‬ ‫الخرج‬ ‫و‬ ‫الدخل‬ ‫توصيف‬ ‫هي‬ ‫و‬ :gate.‫فقط‬
ARCHITECTURE‫الـ‬ ‫بتوع‬ ‫الخرج‬ ‫و‬ ‫الدخل‬ ‫بين‬ ‫العالقة‬ ‫توصيف‬ ‫هي‬ ‫و‬ :ENTITY
‫ازاي‬ ‫الكود‬ ‫هنكتب‬ ‫نشوف‬ ‫تعالوا‬
‫بنكتبه‬ ‫كود‬ ‫اي‬ ‫بداية‬ ‫في‬ ‫دول‬ ‫السطرين‬ ‫بنكتب‬ ‫أوال‬
LIBRARY IEEE;
USE ieee.std_logic_1164.all;

2. VHDL Tutorial AHMED ABDELKAREEM
‫ال‬ ‫مكتبة‬ ‫بنستدعي‬ ‫اننا‬ ‫معناه‬ ‫االول‬ ‫السطر‬ieee
‫ال‬‫دي‬ ‫المكتبة‬ ‫من‬ ‫بنستدعي‬ ‫اننا‬ ‫معناه‬ ‫التاني‬ ‫سطر‬package‫اسمها‬ ‫معينة‬std_logic_1164
‫كلمة‬ ‫و‬all‫الـ‬ ‫في‬ ‫المتاحة‬ ‫االوامر‬ ‫كل‬ ‫بنستدعي‬ ‫اننا‬ ‫معناها‬ ‫دي‬ ‫االخر‬ ‫في‬ ‫اللي‬package‫دي‬
‫ال‬ ‫بنعرف‬ ‫كدة‬ ‫بعد‬ENTITY‫الخرج‬ ‫و‬ ‫الدخل‬ ‫بتوصف‬ ‫هي‬ ‫اللي‬.
ENTITY mygate IS
PORT(
x,y : IN STD_LOGIC;
z : OUT STD_LOGIC
);
END mygate;
‫ال‬ ‫عرفنا‬ ‫هنا‬ENTITY‫اسم‬ ‫ادينالها‬ ‫و‬mygate‫استعملنا‬ ‫جواها‬ ‫و‬function‫اسمها‬PORT
‫بتاعنا‬ ‫الخرج‬ ‫و‬ ‫الدخل‬ ‫نعرف‬ ‫عشان‬‫ال‬ ‫عرفنا‬ ‫هنا‬ ‫طبعا‬ .x,y‫ال‬ ‫و‬ ‫دخل‬ ‫انهم‬z.‫خرج‬ ‫انها‬
‫ال‬ ‫نعرف‬ ‫كدة‬ ‫بعد‬ARCHITECTURE
ARCHITECTURE myarchitecture FOR mygate IS
BEGIN
z <= x AND y;
END myarchitecture;

3. VHDL Tutorial AHMED ABDELKAREEM
‫عملنا‬ ‫هنا‬ARCHITECTURE‫سمينها‬ ‫و‬myarchitecture‫للـ‬ ‫خصصناها‬ ‫و‬ENTITY
‫اسمها‬ ‫اللي‬mygate‫من‬ ‫اكتر‬ ‫عندي‬ ‫يكون‬ ‫ممكن‬ ‫الن‬ENTITY‫فيهم‬ ‫واحده‬ ‫لكل‬ ‫و‬ ‫الكود‬ ‫في‬
‫الـ‬ARCHITECTURE‫بتاعها‬‫الخرج‬ ‫ان‬ ‫هي‬ ‫و‬ ‫الخرج‬ ‫و‬ ‫الدخل‬ ‫بين‬ ‫العالقة‬ ‫عرفنا‬ ‫هنا‬ ‫.احنا‬
‫عالقة‬ ‫بيساوي‬AND‫الـ‬ ‫بين‬x,y.‫ال‬ ‫و‬ ‫هي‬ ‫طبعا‬ENTITY‫ما‬ ‫زي‬ ‫حاجة‬ ‫اي‬ ‫نسميهم‬ ‫ممكن‬
. ‫عايزين‬ ‫احنا‬
‫النهائي‬ ‫الكود‬
LIBRARY IEEE;
USE ieee.std_logic_1164.all;
ENTITY mygate IS
PORT(
x,y : IN STD_LOGIC;
z : OUT STD_LOGIC
);
END mygate;
ARCHITECTURE myarchitecture FOR mygate IS
BEGIN
z <= x AND y;
END myarchitecture;
E-mail: eng.a7mad93@gmail.com