3. 第二章 微处理器结构 及微型计算机工作原理 -1 计算机电路基础

13. +3v +3v +3v 0v 0v +3v 0v +3v 0 0v 0v 0 F B A 输出 输入 1 1 1 0 0 1 0 1 0 0 0 0 F B A 输出 输入

14. 三极管非门 U A =0.2v ，三极管截止， U F =Ucc=+5v ； U A =+5v ，三极管饱和， U F =U CES =0.2v. A Ucc(+5v) Rc Rb F A F

16. TTL 与非门 将 Rb 用二极管 D 3 代替，可得下图。 图中二极管 D 3 起电平偏移作用：当输入 A 和 B 有一个为 0.2v 时 D 3 的阳极电为 U A +U D1 =0.2v+0.7v=0.9v ，它小于 D 3 和 T 管发射结同时导通所需要的 1.4v ，从而保证 D 3 和 T 管可靠截止，使输出 F 为 Ucc 的逻辑 1 电位。当 A 和 B 皆为高电位 Ucc 时， D 1 和 D 2 截止，流过电阻 R1 的电流经过导通的 D 3 管流入 T 管的基极。使 T 管饱和，输出 F 为 0.2v 的逻辑 0 电位。实现了与非功能。 A B D 1 D 2 Ucc(+5v) R 2 F R 1 D 3

17. 在 TTL 集成电路中，将 D 1 、 D 2 和 D 3 用一个多发射极三极管代替，如图示， T 1 的两个发射结代替了 D 1 和 D 2 二极管， T1 的集电结代替了。 T1 主要用来实现与功能， T2 主要用来实现非功能。 图 4.2.5 A B D 1 D 2 Ucc(+5v) R 2 F R 1 D 3 A B Ucc(+5v) R 2 F R 1 T1 T2

18. 输入级 中间级 输出级 A B Ucc (+5v) R 2 F R 1 T 1 T 2 R 3 T 3 T 4 F D R 4 A B Ucc (+5v) R 2 F R 1 T 1 T 2 R 3 T 3 T 4 F D R 4

21. 四位加法器 它是由四个全加器，将低位的进位接到高位的输入端构成的 利用四位全加器可以构成任意位数的加法运算

25. 利用中规模集成组合电路设计一般组合电路的方法 常用的器件有译码器、数据选择器。 利用译码器可以实现单逻辑变量的输出和多逻辑变量的输出的组合逻辑函数。 利用一个数据选择器只能实现单一输出变量的组合函数。若 N 个输出变量就需要 N 个数据选择器。

27. RS 触发器 逻辑符号 1 1 无定义 1 0 0 0 1 1 0 0 Q n R=1 ， S=1 时，状态不定 Q n+1 =R·Q n +S RS=0 ( 约束条件 ) R S Q n+1 特点 特性方程 真值表

28. JK 触发器 逻辑符号 1 1 Q n 1 0 1 0 1 0 0 0 Q n 功能最全，使用方便 。 Q n+1 =J·Q n +KQ n J K Q n+1 特点 特性方程 真值表

29. D 触发器 逻辑符号 1 1 0 0 只有一个数据输入端，可使某些电路设计简化。 Q n+1 =D D Q n+1 特点 特性方程 真值表

30. T 触发器 逻辑符号 1 Q n 0 Q n 受控制的翻转触发器，当 T=1 时，变为 T’ 触发器。 Q n+1 = T  Q n T Q n+1 特点 特性方程 真值表

39. FFFFFH FFFF0H 通用区 专用区 FFFEFH 00400H 003FFH 00000H 专用区 实模式下存储器地址空间

41. 具体做法是，将 1M 字节的存储空间分成许多逻辑段，每段最长 64K 字节单元，可以用 16 位地址码进行寻址。每个逻辑段在实际存储空间中的位置是可以浮动的 , 其起始地址可由段寄存器的内容来确定。实际上，段寄存器中存放的是段起始地址的高 16 位，称之为 “段基值” (segment base value) 。逻辑段在物理存储器中的位置如下图所示。

42. FFFFFH 逻辑段 1 起点 逻辑段 2 起点 逻辑段 3 起点 逻辑段 4 起点 00000H 逻辑段 1 ≤64KB 逻辑段 2 ≤ 64KB 逻辑段 3 ≤ 64KB 逻辑段 4 ≤ 64KB 逻辑段在物理存储器中的位置

48. 存储器的分段结构和物理地址的形成 段基址 0 0 0 0 3 2 1 0 15 0 偏移地址 基址加法器 物理地址 0 15 0 19 ...... 20000H 25F60H 25F61H 25F62H 25F63H 2000H 段基址 逻 辑 地 址 段内偏移地址 5F62H 物理地址的形成 逻辑地址与物理地址

53. 需注意的是，每个存储单元有惟一的物理地址，但它可以由不同的“段基值”和“偏移量”转换而来，这只要把段基值和偏移量改变为相应的值即可。也就是说， 同一个物理地址可以由不同的逻辑地址来构成。 或者说，同一个物理地址与多个逻辑地址相对应。例如，段基值为 0020H ，偏移量为 0013H ，构成的物理地址为 00213H ；然而，若段基值改变为 0021H ，配以新的偏移量 0003H ，其物理地址仍然是 00213H ，如下图所示。

54. . . 00213H 00212H 00211H 00210H 0020FH 0020EH 0020DH 0020CH 0020BH 0020AH 00209H 00208H 00207H 00206H 00205H 00204H 00203H 00202H 00201H 00200H 段基值 (0021H) 段基值 (0020H) 偏移量 (13H) 物理地址 偏移量 (03H ) 逻辑地址 一个物理地址对应多个逻辑地址

57. . . 1FFFFH ( 段终址 ) 10000H ( 段始址 ) 12000H ( 被选单元 ) 一个逻辑段 (64KB) FFFFFH 实模式存储器 1000H 段寄存器 偏移量 =2000H 实模式下存储器寻址机制—— “段加偏移”

60. 表 1 默认的 16 位“段 + 偏移”寻址组合 串操作目的地址 串操作指令的 DI ES 数据地址 BX 、 DI 、 SI 、 8 位或 16 位数 DS 堆栈地址 SP 或 BP SS 指令地址 IP CS 主要用途 偏移地址寄存器 段寄存器

61. 表 2 默认的 32 位“段 + 偏移”寻址组合 一般地址 无默认 GS 一般地址 无默认 FS 串操作目的地址 串操作指令的 EDI ES 数据地址 EAX 、 EBX 、 ECX 、 EDX 、 EDI 、 ESI 、 8 位 (16 位或 32 位 ) 数 DS 堆栈指针 ESP 或 EBP SS 指令地址 EIP CS 主要用途 偏移地址寄存器 段寄存器

78. 8086/8088 系统总线时序 1. 有关概念介绍 一、主频，外频，倍频系数  CPU 是在时钟信号的控制下工作 时钟信号是一个按一定电压幅度， 一定时间间隔发出的脉冲信号 CLK

79.  CPU 所有的操作都以时钟信号为基准 CPU 按严格的时间标准发出地址，控制信号， 存储器、接口也按严格的时间标准送出或接受数据 . 这个时间标准就是由时钟信号确定。  CPU 的主频或内频指 CPU 的内部工作频率。 主频是表示 CPU 工作速度的重要指标， 在 CPU 其它性能指标相同时 , 主频越高 , CPU 的速度越快

80.  CPU 的外频或系统频率指 CPU 的外部总线频率。  倍频系数指 CPU 主频和外频的相对比例系数。 8088/8086/80286/80386 的主频和外频值相同 ; 从 80486DX2 开始， CPU 的主频和外频不再相同， 将外频按一定的比例倍频后得到 CPU 的主频，即： CPU 主频 = 外频 × 倍频系数  PC 机各子系统时钟 ( 存储系统，显示系统，总线等 ) 是 由系统频率按照一定的比例分频得到。

82. 相邻两个脉冲之间的时间间隔， 称为一个时钟周期，又称 T 状态（ T 周期 ）。 二、 T 状态 每个 T 状态包括 ： 下降沿、低电平、上升沿、高电平 CLK T

84.  执行一条指令所需要的时间称为指令周期 。 执行一条指令的时间 : 是取指令、执行指令、取操作数、存放结果所需时间的总和。 用所需的时钟周期数表示。 四、指令周期 例 MOV BX, AX 2 个 T 周期 MUL BL 70~77 个 T 周期

85.  不同指令的执行时间 ( 即指令周期 ) 是不同的 ; 同一类型的指令，由于操作数不同，指令周期也不同 例 MOV BX, AX 2 个 T 周期 MUL BL 70~77 个 T 周期 MOV [ BX ], AX 14 个 T 周期

87.  8088CPU 取指令、执行指令分别由 BIU 、 EU 完成， 取指和执行指令可是并行的， 故 8088CPU 的指令周期 可以不考虑取指时间。

89. 为实现某个操作，芯片上的引脚信号在时钟信号的统一控制下， 按一定的时间顺序发出有效信号，这个时间顺序就是时序。 关于时序 例 存储器写操作时序 I/O 端口读操作时序

91. 时序图以时钟脉冲信号作为横坐标轴，表示时间顺序； 纵轴上是有关操作的引脚信号随时间发生变化的情况 , 时序图中左边出现的事件发生在右边之前。 时间 有 关 引 脚 信 号 T1 T2 T3 T4 A19~A0 D7~D0 ALE CLK MEMR 例 IBM PC/XT 总线上存储器读周期时序

93. 图 2.8 8086 的写总线周期

94. 图 2.9 8086 的读总线周期

95. 图 2.10 中断响应周期

96. 2.1.7 系统总线的形成 1. 8086 在最小模式下的系统总线形成 8086 在最小模式下的系统总线形成如图 2.11 所示。由图 2.11 可以看到，在最小模式下， 20 条地址线和一条 信号线用三片 8282( 或三片 74LS373) 锁存器形成。当一个总线周期的 T 1 开始时， CPU 送出这 21 个地址信号，同时还送出 ALE 脉冲，用此脉冲可将这 21 个地址信号锁存在三个 373 的输出端，从而形成地址总线信号。 双向数据总线用两片 8286( 或两片 74LS245) 形成。利用最小模式下由 8086 CPU 所提供的 DEN 和 DT/R 分别来控制两片 245 的允许端和方向控制端 DR ，从而实现 16 位的双向数据总线 D 0 ～ D 15 。

97. 控制总线信号由 8086 CPU 提供。这样就实现了最小模式下的系统总线。这里需要说明两点： (1) 系统总线的控制信号是由 8086 CPU 直接产生的。由于 8086 CPU 驱动能力不够，因此需要加上一片 74LS244 进行驱动。 (2) 在如此形成的系统总线上不能进行 DMA 传送，因为未对系统总线形成电路中的芯片 ( 图 2.11 中的 373 、 245 及 244) 作进一步的控制。若需要时，可参阅本书后面的内容来加入控制，当然也可以考虑用 HLDA 来参与控制。

98. 图 2.11 8086 在最小模式下的系统总线形成

99. 2. 8086 在最大模式下的系统总线形成 为了形成最大模式下的系统总线，要使用厂家提供的总线控制器 8288 形成系统总线的一些控制信号。最大模式下的系统总线形成如图 2.12 所示。

100. 图 2.12 8086 在最大模式下的系统总线形成

101. 3. 8088 的系统总线形成 前面详细说明了 8086 系统总线的形成，现在再就 8088 系统总线的形成作简要说明。由于两者的差异很小，因此仅给出 8088 在最大模式下的系统总线的形成电路，如图 2.13 所示。

102. 图 2.13 8088 CPU 在最大模式下的总线形成

103. 由图 2.13 可以看到， 8088 CPU 与 8086 CPU 在最大模式下的系统总线形成的不同点主要表现在以下三个方面： (1) 由于 8088 CPU 的外部数据线有 8 位，不存在高字节，故 CPU 上不再提供 BHE 信号，也就不需要锁存信号 BHE 。 (2) 对于 8088 CPU ，地址信号 A8 ～ A15 可以锁存，也可以不锁存，用三态门直接驱动也是可以的，这是因为在 8088 CPU 上，这 8 条信号线只用来传送地址 A8 ～ A15 ；而在 8086 CPU 上，这 8 条线是时间复用的，既用来传送地址 A8 ～ A15 ，又用来传送数据 D8 ～ D15 ，故 A8 ～ A15 必须用锁存器加以锁存。

104. (3) 对于 8088 CPU ，数据总线是 8 位的，只需用一片 74LS245( 或其他类似器件 ) 进行驱动，同时再对这片驱动器的控制端 DR 和 E 进行控制 ( 控制方式同 8086 系统 ) ，就可实现数据的双向传送。 早期的 PC 机选择的是 8088 CPU ，并使 8088 CPU 工作在最大模式下，在类似于上述总线的基础上构成。在后面的章节中会说明 PC/XT 机的总线，请注意它们之间的异同。