数字电路复习

1. 数字电路复习 一、进制之间的转换 8421BCD 、二、八、十、十六 二、八大门电路（逻辑关系） 三、三大定理 四、最小项（相邻性） 五、化简（基本公司、常用公式） 公式法、卡诺图法

2. 1. 组合逻辑电路的分析与设计方法 2. 常用组合逻辑模块的使用 组合电路重点

3. 4.2 组合逻辑电路的分析和设计方法 §4.2.1 组合逻辑电路的分析方法 分析方法步骤： 组合逻辑电路图 写出逻辑表达式 化简 说明功能 列真值表 已知逻辑电路 说明逻辑功能 分 析

4. 逻辑图 逻辑表达式 1 1 最简与或表达式 化简 2 2 从输入到输出逐级写出

5. 最简与或表达式 3 真值表 3 4 电路的逻辑功能 当输入 A 、 B 、 C 中有 2 个或 3 个为 1 时，输出 Y 为 1 ，否则输出 Y 为 0 。所以这个电路实际上是一种 3 人表决用的组合电路：只要有 2 票或 3 票同意，表决就通过。 4 0 0 0 1 0 1 1 1

7. 这是一个全加器电路

9. 例 1 ： 设计三人表决电路（ A 、 B 、 C ）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。用与非门实现 . 解 : 1. 首先指明逻辑符号取“ 0” 、“ 1” 的含义 。三个按键 A 、 B 、 C 按下时为“ 1” ，不按时为“ 0” 。输出量为 L ，多数赞成时是“ 1” ，否则是“ 0” 。

10. 2. 根据题意列出真值表 3. 画出卡诺图化简： L= AC + BC + AB A B C L 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 A BC 0 00 01 1 11 10 1 1 1 1 0 0 0 0 AB BC AC

11. 4 、用与非门实现逻辑电路 问题与讨论：用中规模电路设计 A B C L

12. 4.3 若干常用的组合逻辑电路 §4.3.1 编码器 编码 ：用二进制代码来表示某一信息（文字、数字、符号）的过程。 实现编码操作的电路称为 编码器 。 输入端： 2 n 输出端： n

13. §4.3.2 译码器 译码 ：将二进制代码翻译成对应的输出信号的过程 . 译码是编码的逆过程 . 实现译码操作的电路称为 译码器 。 常用的译码器有 : 二进制译码器 、 二－十进制译码器 、 显示译码器 三类。 输入端： n 输出端： 2 n

14. 一、二进制译码器 输入端： n 输出端： 2 n 二进制译码器的输入端为 n 个，则输出端为 2 n 个，且对应于输入代码的每一种状态， 2 n 个输出中只有一个为 1 （或为 0 ），其余全为 0 （或为 1 ）。

15. 3 位二进制译码器 (3 线 -8 线译码器 ) 输 入 ： 3 位二进制代码 输 出 ： 8 个互斥的信号（高电平有效）

16. 74HC138 集成译码器 S=1, 译码器正常工作 片选输入端 （使能端） 输出低电平有效 地址输入端 1 0 0

17. 3 线－ 8 线译码器 74HC138 功能表 P176

18. 当 S 1 =1, =0, =0 （即 S=1 ）时，可得输出

20. 四、译码器的应用 例 4.3.3 ： 试用 3 线－ 8 线译码器 74HC138 设计一个多输出的组合逻辑电路。输出逻辑函数式为

21. 解： 化为最小项之和的形式：

22. 当 S 1 =1, S 2 ′= S 3 ′=0 时 , 令 A 2 =A , A 1 =B , A 0 =C , 则

23. 画电路图

24. 例： 分析下图电路逻辑功能。

25. 解：

26. 这是一个全加器电路

27. 二、数据选择器 定义 ：根据需要将多路信号中选择一路送到公共数据线上的逻辑电路 ( 又称 多路开关 ). 输入端： 2 n 个 输出端： 1 个 n 位通道选择信号 数据选择器 D 0 D 1 D 2 D2 n -1 Y

28. 真值表 地址变量 输入数据 由地址码决定从４路输入中 选择哪１路输出。 2 、 4 选 1 数据选择器

29. 即： A 1 A 0 Y 0 0 D 0 0 1 D 1 1 0 D 2 1 1 D 3 D 0 A 0 D 3 D 2 D 1 A 1 Y

30. 集成 8 选 1 数据选择器 74HC151

31. 扩展 : 例 4.3.4 用双 4 选 1 数据选择器构成 8 选 1 数据选择器 . A 2 =0 时，上边一半数据选择器工作，数据 D 0 ~D 3 选择一路输出； A 2 =1 时，下边一半数据选择器工作，数据 D 4 ~D 7 选择一路输出。

32. 用数据选择器设计组合逻辑电路 步骤： 1. 列出所求逻辑函数的真值表，写出其最小项表达式。 2. 根据上述函数包含的变量数，选定数据选择器。 3. 对照比较所求逻辑函数式和数据选择器的输出表达式确定选择器输入变量的表达式或取值。 4. 按照求出的表达式或取值连接电路，画电路连线图。

33. 确定数据选择器 确定地址变量 2 1 n 个地址变量的数据选择器，不需要增加门电路，最多可实现 n ＋ 1 个变量的函数。 3 个变量，选用 4 选 1 数据选择器。 A 1 =A 、 A 0 =B 逻辑函数 1 选用 74HC153 2 74HC153 有两个地址变量。

34. 求 D i 3 （ 1 ）公式法 函数的标准与或表达式 ： 4 选 1 数据选择器输出信号的表达式： 比较 L 和 Y ，得： 3

35. 画连线图 4 4

36. 解： 例 4.3.6 ③ 对照 74HC151 输出表达式，求 D i ① 写出最小项表达式 ② 选用 8 选 1 数据选择器 74HC151 ，当 S′=0 时， 令 A 2 =A 、 A 1 =B 、 A 0 =C, 代入上式得：

37. 比较 L 和 Y ，得： ④ 画连线图

38. 另解 : ① 写出最小项表达式 ② 选用双 4 选 1 数据选择器 74HC153 其中的一半，当 S 1 ′=0 时，令 A 1 =A 、 A 0 =B, 代入上式得： ③ 对照 74HC153 输出表达式，求 D i 可得： D 10 ＝ C′ D 11 ＝ C D 12 =C D 13 =C

39. ④ 画连线图

40. 例： 分析下图电路逻辑功能。

41. 解 : ∵S 1 ′=S 2 ′=0 ∴ 74HC153 正常工作，且 A 1 =A,A 0 =B

42. 这是一个全加器电路

43. §4.3.4 加法器 举例： A =1101, B =1001, 计算 A+B 0 1 1 0 1 0 0 1 1 1 1 0 1 1 0 0 1 +

44. 加法运算的基本规则 ： （ 1 ）逢二进一。 （ 2 ）最低位是两个数最低位的相加，不需考虑进位。 （ 3 ）其余各位都是三个数相加，包括加数、被加数和低位来的进位。 （ 4 ）任何位相加都产生两个结果：本位和、向高位的进位。

45. （ 1 ）半加器： 半加运算不考虑从低位来的进位 A --- 加数 ; B --- 被加数 ; S --- 本位和 ; Co --- 进位。 1 位加法器 真值表

46. 逻辑图 逻辑符号 2 个输入端 2 个输出端

47. （ 2 ）全加器： A--- 加数； B --- 被加数； C i - -- 低位的进位； S --- 本位和； Co--- 进位。 逻辑状态表见下页 相加过程中，既考虑加数、被加数又考虑低位的进位。

49. 全减器真值表 A--- 被减数； B --- 减数； C- -- 低位的借位； D --- 本位差； J--- 向高位的借位。

50. §4.3.5 数值比较器 定义 ：对两数 A 、 B （可以是一位，也可是多 位）进行大小比较的逻辑电路。比较 的结果有 A>B 、 A<B 、 A=B 三种结果。

51. 例 4.3.8 试用两片 74LS85 组成一个 8 位数值比较器。

53. 4.4 组合逻辑电路中的竞争－冒险现象 在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰 信号，使电路产生错误的输出，这种现象称为 竞争冒险 。 一 . 竞争－冒险的概念

54. 原因：主要是门电路的延迟时间产生的。 干扰信号 二 . 产生竞争－冒险的原因

55. 三 . 检查竞争－冒险的方法 只要输出端的逻辑函数在一定条件下能简化成 则可出现竞争－冒险现象。 或

56. 当 B=C=1 时， Y ＝ A+A′ 存在竞争冒险 存在竞争冒险 当 A=C=0 时 图 (a) 图 (b)

57. 四 . 消除竞争－冒险的方法 １．接入滤波电容 ２．引入选通脉冲 ３．修改逻辑设计（增加冗余项）

58. 触发器 教学要求 一 . 重点掌握的内容： 1. 触发器的特点，现态和次态的概念．触发器逻辑功能的表示方法。 2. 触发器四种结构形式及其动作特点。 3. 触发器在逻辑功能上的四种主要类型，及其各自的功能特点和逻辑功能表示形式。 二 . 一般掌握的内容： 1. 触发器的电路结构形式和逻辑功能的关系 2. 常用集成电路触发器逻辑符号、功能特点以及异步置位、复位端的作用。

59. 5.1 概述 一、触发器 １ . 概念： 能够存储１位二值信号的基本单元电路。 ２ . 特点： （１）有两个稳定的状态：０和１。 （２） 在适当输入信号作用下，可从一种状态翻转到另一种状态； 在输入信号取消后，能将获得的新状态保存下来。

60. 二、触发器的现态和次态 现态：Ｑ 次态：Ｑ * 三、触发器逻辑功能描述方法 功能表（特性表）、 特性方程、 状态图、 波形图

61. 按结构可分为 四、触发器分类 按逻辑功能可分为 SR 锁存器 边沿触发触发器 电平触发的触发器 脉冲触发的触发器 SR 触发器 JK 触发器 D 触发器 T 和 T ′ 触发器

62. 5.2 触发器的电路结构与动作特点 一、 SR 锁存器 1. 或非门构成 R D — Reset 直接复位端 ( 置 0 端） S D — Set 直接置位端 ( 置 1 端） （基本 RS 触发器）

63. 2. 与非门构成

64. 与非门组成的基本 RS 触发器的特性表 0 0 1 1 1 0 1 0 1 1

65. 四、边沿触发的触发器 1. 用两个电平触发 D 触发器组成的边沿触发器

66. 带异步置位 、复位端的 CMOS 边沿触发 D 触发器 上升沿触发 异步置位端（高电平有效） 异步复位端（高电平有效） 逻辑符号

67. 边沿触发器动作特点 : 触发器的次态仅仅取决于时钟信号的上升沿（下降沿）到达时输入的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出的状态没有影响。 边沿触发器有效地提高了触发器的 抗干扰能力 ，因而也提高了电路的工作 可靠性 。

68. 例 5.5.1 已知 D 和 CP 的波形，试画出 Q 的波形。设触发器初始状态为 0 。

69. 课堂练习 题目 : 时钟 CP 及输入信号 D 的波形如图所示 , 试画 出各触发器输出端 Q 的波形 , 设各输出端 Q 的 初始状态为 0. D Q D CP Q 1 Q 2 D Q D CP

70. CP D Q 1 D Q D CP Q 1

71. Q 2 D Q D CP CP D Q 2

72. 5.6 触发器的逻辑功能及其描述方法 按逻辑功能可分为 SR 触发器 T 和 T ' 触发器 JK 触发器 D 触发器 一、触发器按逻辑功能的分类

73. SR 触发器 1. 特性表

74. 2. 特性方程 3. 状态转换图 0 1 S=1 R=0 S=0 R=1 S=0 R=× S=× R=0 ( 约束条件 ) RS 触发器的特性方程为

75. JK 触发器 1. 特性表

76. 2. 特性方程 3. 状态转换图 0 1 J=1 K=× J=× K=1 J=0 K=× J=× K=0 JK 触发器的特性方程为

77. T 触发器 1. 特性表 3. 状态转换图 2. 特性方程 0 1 T=1 T=1 T=0 T=0 当 T=1 时，称为 T′ 触发器。

78. D 触发器 1. 特性表 3. 状态转换图 2. 特性方程 0 1 D=1 D=0 D=0 D=1

79. 例 1 ： 时钟 CLK 波形如图所示 , 试画出各触发器输出端 Q 的波形 , 设 Q 的初始状态为 0.

80. CLK Q 1 Q 2

81. 时序逻辑电路 教学要求 一 . 重点掌握的内容： （ 1 ）时序逻辑电路的概念及电路结构特点； （ 2 ）同步时序电路的一般分析方法； （ 3 ）同步计数器的一般分析方法； （ 4 ）会用置零法和置数法构成任意进制计数器。 二 . 一般掌握的内容： （ 1 ）同步、异步的概念，电路现态、次态、有效状态、无效状态、有效循环、无效循环、自启动的概念，寄存的概念； （ 2 ）同步时序逻辑电路设计方法。

82. 6.1 概述 一、组合电路与时序电路的区别 1. 组合电路： 电路的输出只与电路的输入有关， 与电路的 前一时刻 的状态无关。 2. 时序电路： 电路在某一给定时刻的输出 取决于该时刻电路的输入 还取决于 前一时刻电路的状态 由触发器保存 时序电路： 组合电路 + 触发器 电路的状态与 时间 顺序有关

83. 二、时序逻辑电路的分类： 按动作特点可分为 同步时序逻辑电路 异步时序逻辑电路 所有触发器状态的变化都是在 同一时钟信号 操作下 同时 发生。 触发器状态的变化 不是同时 发生。

84. 按输出特点可分为 米利型时序逻辑电路 穆尔型时序逻辑电路 输出不仅取决于存储电路的状态，而且还决定于电路当前的输入。 输出仅决定于存储电路的状态，与电路当前的输入无关。

85. 三、时序逻辑电路的功能描述方法 逻辑方程组 状态表 卡诺图 状态图 时序图 逻辑图

86. 特性方程：描述触发器逻辑功能的逻辑表达式。 驱动方程 ：（激励方程）触发器输入信号的逻辑 表达式。 时钟方程 ：控制时钟 CLK 的逻辑表达式。 状态方程 ：（次态方程）次态输出的逻辑表达式。 驱动方程代入特性方程得状态方程。 输出方程 ：输出变量的逻辑表达式。 1. 逻辑方程组

87. 3. 状态图 反映时序电路状态转换规律，及相应输入、输出取值关系的图形。 箭尾：现态 箭头：次态 标注：输入／输出

88. 4. 时序图 时序图又叫 工作波形图 ，它用波形的形式形象地表达了输入信号、输出信号、电路的状态等的取值在时间上的对应关系。 这四种方法从不同侧面突出了时序电路逻 辑功能的特点，它们在本质上是相同的，可以 互相转换。

89. 电路图 时钟方程、驱动方程和输出方程 状态方程 状态图、状态表 时序图 1 5 时序电路的分析步骤： 4 6.2 时序逻辑电路的分析方法 判断电路逻辑功能 , 检查自启动 2 将驱动方程代入特性方程 3 计算

90. 几个概念 有效状态： 在时序电路中，凡是被利用了的状态。 有效循环： 有效状态构成的循环。 无效状态： 在时序电路中，凡是没有被利用的状态。 无效循环： 无效状态若形成循环，则称为无效循环。 自启动： 在 CLK 作用下，无效状态能自动地进入到有效循环中，则称电路能自启动，否则称不能自启动。

91. 例 6.2.1 解 : ① 写方程组 驱动方程

92. 同步时序电路，时钟方程省去。 输出方程 ② 求状态方程 将驱动方程代入 JK 触发器的特性方程 中得电路的状态方程 :

93. ③ 计算、列状态转换表

94. 画状态转换图 000 001 010 011 100 101 110 111 /0 /0 /0 /0 /0 /0 /1 /1 Q 3 Q 2 Q 1 /Y

95. ④ 作时序图 ⑤ 说明电路功能 这是一个同步七进制加法计数器，能自启动。 0 0 0 0 0 1 0 0 1 0 1 1 0 0 1 0 1 1 0 1 1 0 0 0

96. 例 6.2.3 解 : ① 写方程式 驱动方程

97. 代入 D 触发器的特性方程，得到电路的状态方程 输出方程 ② 求状态方程

98. ③ 计算、列状态转换表 输入 现 态 次 态 输出 A Y 0 0 0 1 0 1 0 1 1 0 0 0 0 0 1 0 1 1 1 1 0 1 1 1 1 0 0 1 1 1 1 0 0 0 0 1 1 1 0 0 0 1 0 0 0 1 0 0

99. 画状态转换图 电路状态 转换方向 00 01 10 11 转换条件 输入 现 态 次 态 输出 A Y 0 0 0 1 0 1 0 1 1 0 0 0 0 0 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 0 0 0 0 1 1 1 0 0 0 1 1 0 0 0 0 0 0/0 A/Y Q 2 Q 1 0/1 0/0 0/0 1/0 1/0 1/1 1/0

100. ④ 作时序图 ⑤ 说明电路功能 A=0 时是二位二进制加法计数器； A=1 时是二位二进制减法计数器。 0 1 1 1 1 0 0 1 1 0 0 1

101. 6.3 若干常用的时序逻辑电路 寄存器和移位寄存器 一、寄存器 在数字电路中，用来存放二进制数据或代码的电路称为 寄存器 。 寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储 1 位二进制代码，存放 n 位 二进制代码的寄存器，需用 n 个 触发器来构成。

102. 计数器 在数字电路中，能够记忆输入脉冲个数的电路称为计数器。 分类： 按计数器中触发器是否同时翻转 同步计数器 异步计数器 按计数器中的数字增减 加法计数器 减法计数器 可逆计数器 按计数器容量 二进制计数器 N 进制计数器 十进制计数器

103. 计数器 二进制计数器 十进制计数器 N 进制计数器 加法计数器 同步计数器 异步计数器 减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器 二进制计数器 十进制计数器 N 进制计数器 ······

104. 4 位集成二进制同步加法计数器 74LS161/163 预置数控制端 数据输入端 异步复位端 工作状态控制端 进位输出 (a) 引脚排列图

105. 4 位同步二进制计数器 74161 功能表 74161 具有 异步清零 和 同步置数 功能 .

106. 2 、 同步 十进制计数器 同步十进制加法计数器 : 在同步二进制加法计数器基础上修改而来 . 同步十进制加法计数器 74LS160 与 74LS161 逻辑图和功能表均相同 , 所不同的是 74LS160 是十进制而 74LS161 是十六进制。

107. 三、任意进制计数器的构成方法 利用现有的 N 进制计数器构成任意进制（ M ）计数器时，如果 M<N ，则只需一片 N 进制计数器；如果 M>N ，则要多片 N 进制计数器。 实现方法 置零法（复位法） 置数法（置位法）

108. 置零法： 适用于有清零输入端的集成计数器。原理是不管输出处于哪一状态，只要在清零输入端加一有效电平电压，输出会立即从那个状态回到 0000 状态，清零信号消失后，计数器又可以从 0000 开始重新计数。

109. 置数法： 适用于具有预置功能的集成计数器。对于具有预置数功能的计数器而言，在其计数过程中，可以将它输出的任意一个状态通过译码，产生一个预置数控制信号反馈至预置数控制端，在下一个 CLK 脉冲作用后，计数器会把预置数输入端 D 0 D 1 D 2 D 3 的状态置入输出端。预置数控制信号消失后，计数器就从被置入的状态开始重新计数。

110. 置零法 74LS160 具有异步清零功能 当 M<N 时，一片 N 进制计数器即可实现 例 6.3.2 解： Q 3 Q 2 Q 1 Q 0 0000 0001 0010 0011 0100 0101 0110

111. 1 1 CLK 0 1 1 当计数器记成 Q 3 Q 2 Q 1 Q 0 ＝ 0110 时，与非门输出低电平 信号给 端，将计数器置零。置零信号不是一个稳定的状态 , 持续时间很短，有可能导致电路误动作。

112. 置数法 74LS160 具有同步置数功能 Q 3 Q 2 Q 1 Q 0 0000 0001 0010 0011 0100 0101

113. 1 1 CLK 0 LD ′ =0 后，还要等下一个 CLK 信号到来时才置入数据， 而这时 LD ′ =0 的信号以稳定地建立了，提高了可靠性。 1 1

114. Q 3 Q 2 Q 1 Q 0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001

115. 1 1 CLK 1 0 1 Q 3 Q 2 Q 1 Q 0 0000 0001 0010 0011 0100 1001 1 1 0 0

116. P350 题 6.15 解：

117. 当 A=1 时 其状态转换图如下： 构成十二进制计数器

118. 当 A=0 时 其状态转换图如下： 构成十进制计数器

119. 状态转换图不需化简。 因为 2 3 <13<2 4 ，因此取触发器位数 n =4 。对状态进行编码，得到状态转化表如下： 状态化简 2 状态分配 3