1806068 ibrohim

Click to edit Master title style
1
Electronic Devices and
Circuit Theory
Chapter 5 – Chapter 7
N AMA : IBR OH IM
N IM : 18 0 6 0 6 8
KELAS : PTE - A

2
Chapter 5
BJT AC Analysis

3
1. Introduction
Yang menjadi perhatian pertama kami
dalam analisis ac sinusoidal dari jaringan
transistor adalah besarnya sinyal input.
Ini akan menentukan apakah teknik sinyal
kecil atau sinyal besar harus diterapkan.
Ada tiga model yang biasa digunakan
dalam analisis sinyal kecil dari jaringan
transistor: model r, model p hybrid, dan
model setara hibrida. Bab ini
memperkenalkan ketiganya tetapi
menekankan re model.
3

4
2. AMPLIFICATION IN THE AC DOMAIN
• Teorema superposisi berlaku untuk
analisis dan desain dc dan ac
komponen jaringan BJT,
memungkinkan pemisahan analisis
dc dan tanggapan ac dari sistem.
• Nilai puncak ke puncak dari arus
keluaran jauh melebihi arus kendali
• Setelah analisis DC selesai.
Respons AC dapat ditentukan
menggunakan analisis AC
sepenuhnya.
4
Steady current established by a dc supply.
Effect of a control element on the steady-state
flow of the electrical system of Fig. 5.1 .

5
3. BJT TRANSISTOR MODELING
Model adalah kombinasi elemen
rangkaian, dipilih dengan benar, yang
paling mendekati perilaku aktual
perangkat semikonduktor dalam kondisi
operasi tertentu.
5
Jika diganti ke
sumber Listrik
AC

6
Berikut merupakan model equivalen dari rangkaian
diatas:
M a r i k i t a t e l i t i l e b i h l a n j u t G a m b a r 5 . 7 d a n
m e n g i d e n t i f i k a s i j u m l a h p e n t i n g y a n g h a r u s d i t e n t u k a n
u n t u k s i s t e m . K a r e n a k i t a t a h u b a h wa t r a n s i s t o r a d a l a h
p e r a n g k a t p e n g u a t , k i t a a k a n m e n g h a r a p k a n b e b e r a p a
i n d i k a s i t e n t a n g b a g a i m a n a t e g a n g a n o u t p u t V o t e r k a i t
d e n g a n t e g a n g a n i n p u t V i - g a i n t e g a n g a n . C a t a t a n d a l a m
G a m b a r. 5 . 7 u n t u k k o n f i g u r a s i i n i b a h wa p e n g u a t a n s a a t
i n i d i t e n t u k a n o l e h A i = I o > I i .
6

7
Singkatnya, oleh karena itu, ekuivalen ac
dari jaringan transistor diperoleh dengan:
1. Mengatur semua sumber dc ke nol dan
menggantinya dengan ekivalensi
hubung singkat
2. Mengganti semua kapasitor dengan
ekivalensi hubung singkat
3. Menghapus semua elemen yang
dilewati oleh ekuivalen hubung-pendek
yang diperkenalkan oleh langkah 1 dan
2 4. Menggambar ulang jaringan dalam
bentuk yang lebih nyaman dan logis
7

8
4. THE re TRANSISTOR MODELB J T S p a d a d a s a r n y a a d a l a h p e r a n g k a t y a n g
d i k e n d a l i k a n s a a t i n i , o l e h k a r e n a i t u m o d e l 𝒓 _ 𝒆
m e n g g u n a k a n d i o d a d a n s u m b e r a r u s u n t u k
m e n d u p l i k a s i p e r i l a k u t r a n s i s t o r
Common-Emitter Configuration
K a r e n a n y a , s i r k u i t e k i v a l e n t e l a h d i t e n t u k a n u n t u k
k a r a k t e r i s t i k i d e a l G a m b a r 5 . 11 , t e t a p i s e k a r a n g
s i r k u i t i n p u t d a n o u t p u t d i i s o l a s i d a n h a n y a
d i h u b u n g k a n o l e h s u m b e r y a n g d i k o n t r o l — s u a t u
b e n t u k y a n g j a u h l e b i h m u d a h d i g u n a k a n k e t i k a
m e n g a n a l i s i s j a r i n g a n .
8

9
“
Early Voltage
Saat arus basis meningkatkan kemiringan garis meningkat,
menghasilkan peningkatan impedansi output dengan peningkatan arus
basis dan arus kolektor. Untuk pengumpul dan arus basis tertentu
seperti yang ditunjukkan pada Gambar. 5 .15, impedansi keluaran
dapat ditemukan menggunakan persamaan berikut:
9

10
Common-Base Configuration
10
Dalam kasus ini, bagaimanapun, sumber terkontrol mendefinisikan arus kolektor seperti yang
disisipkan pada Gambar 5.17b berlawanan arah dengan sumber terkontrol dari konfigurasi common-
emitor. Arah arus kolektor dalam rangkaian keluaran sekarang berlawanan dengan arus keluaran yang
ditentukan.
Ia jaringan F ig. 5, 18 oleh karena itu merupakan rangkaian ekivalen yang sangat baik untuk analisis
konfigurasi paling umum. Ini mirip dalam banyak hal dengan konfigurasi common-emitor. Secara
umum, konfigurasi common-base memiliki impedansi input yang sangat rendah karena pada dasarnya
hanya r e. Nilai tipikal berkembang dari beberapa ohm hingga mungkin 50. Impedansi keluaran
biasanya akan meluas ke kisaran megohm. Karena arus output berlawanan dengan arah I o yang
ditentukan, Anda akan menemukan dalam analisis untuk mengikuti bahwa tidak ada pergeseran fasa
antara tegangan input dan output. Untuk konfigurasi common-emitor terdapat pergeseran fasa 180 °.

1111
Common-Collector Configuration
Untuk konfigurasi common-collector, model yang ditentukan untuk konfigurasi common-emitor pada Gambar 5.16 biasanya
diterapkan daripada mendefinisikan model untuk konfigurasi common-collector. Dalam bab-bab berikutnya, sejumlah konfigurasi
kolektor-umum akan diselidiki, dan efek penggunaan model yang sama akan menjadi sangat jelas.
npn versus pnp
Analisis dc tentang konfigurasi npn dan pnp sangat berbeda dalam arti bahwa arus akan memiliki arah yang berlawanan dan
tegangan berlawanan polaritas. Namun, untuk analisis ac di mana sinyal akan maju antara nilai positif dan negatif, rangkaian
ekuivalen ac akan sama.

12
5. COMMON-EMITTER FIXED-BIAS CONFIGURATION
12
Model-model transistor yang baru saja diperkenalkan sekarang akan
digunakan untuk melakukan analisis sinyal kecil dari sejumlah
konfigurasi jaringan transistor standar. Jaringan yang dianalisis
mewakili sebagian besar yang muncul dalam praktik. Analisis ac
sinyal kecil dimulai dengan menghilangkan efek dc dari V CC dan
mengganti kapasitor pemblokiran dc C1 dan C2 dengan ekivalen
hubung singkat, menghasilkan jaringan Gambar 5.21.

1313
Saya adalah pengumpul arus. Analisis ac sinyal kecil dimulai dengan
menghilangkan efek dc dari V CC dan mengganti kapasitor pemblokiran dc
C1 dan C2 dengan ekivalen hubung singkat, menghasilkan jaringan
Gambar 5.21.
𝒁𝒊 Gambar 5.22 dengan jelas menunjukkan sbb:
Untuk sebagian besar situasi, 𝑹 𝑩 lebih besar daripada
bre oleh lebih dari faktor 10 (recall dari analisis elemen
paralel bahwa tahanan total dari dua resistor paralel
adalah selalu kurang dari yang terkecil dan sangat
dekat dengan yang terkecil jika ada yang jauh lebih
besar dari
lainnya), memungkinkan perkiraan berikut:

1414
𝒁 𝒐 Ingatlah bahwa impedansi keluaran sistem apa pun didefinisikan sebagai impedans 𝒁 𝒐
ditentukan ketika 𝑽𝒊 = 0. Untuk Gambar 5.22, ketika 𝑽𝒊 = 0, 𝑰𝒊 = 𝑰 𝒃 = 0, menghasilkan
kesetaraan opencircuit ntuk sumber saat ini. Hasilnya adalah konfigurasi Gambar 5.23.
Kita punya
Jika 𝒓 𝟎 ≥ 10 𝑹 𝑪, aproksimasi 𝑹 𝑪II𝒓 𝟎 ≅ 𝑹 𝑪 sering diterapkan sbb:

15
“
𝑨 𝑽 Resistor 𝒓 𝟎 dan 𝑹 𝑪 paralel sbb:
Dari persamaan diatas bahwa 𝛽 tidak ada meskipun 𝛽 harus
digunakan untuk menentukan 𝒓 𝟎
15

1616
Hubungan Fase Tanda negatif dalam persamaan yang dihasilkan
untuk 𝑨_𝑽 menunjukkan bahwa 180 °pergeseran fasa terjadi antara
sinyal input dan output, seperti yang ditunjukkan pada Gambar 5.24.
Adalah ahasil dari fakta bahwa 〖𝛽𝐼〗_𝑏 membentuk arus melalui 𝑹_𝑪
yang akan menghasilkan tegangan 𝑹_𝑪, kebalikan dari yang
didefinisikan oleh 𝑽_𝒐.

17
6. Voltage-Divider Bias
17
• model re mengharuskan Anda menentukan , re, and ro.

18
Divider Bias Calculations
18
Input impedance
ei
21
βr||RZ
R||RR


Output impedance
Co 10RrCo
oCo
RZ
r||RZ


Voltage gain
Co 10Rr
e
C
i
o
v
e
oC
i
o
v
r
R
V
V
A
r
r||R
V
V
A



Current gain
eCo
Co
r10R,10Rr
i
o
i
10Rr
ei
o
i
eCo
o
i
o
i
I
I
A
rR
R
I
I
A
)rR)(R(r
rR
I
I
A









Current gain from Av
C
i
vi
R
Z
AA 

19
7. CE EMITTER-BIAS CONFIGURATION
19

2020
• Menerapkan hukum tegangan Kirchhoff ke sisi input
pada Gambar 5.30 menghasilkan :
• Dan impedansi input yang melihat ke jaringan di sebelah
kanan 𝑹_𝑩 adalah :

21
8. EMITTER-FOLLOWER CONFIGURATION
21
1. Input diterapkan ke pangkalan
2. Output dari kolektor

22
“
Ini juga dikenal sebagai konfigurasi common-
collector. Input diterapkan ke basis dan
output diambil dari emitor. Tidak ada
pergeseran fasa antara input dan output.
22

23
9. COMMON-BASE CONFIGURATION
23
• Input diterapkan ke emitor
• Keluaran diambil dari kolektor
• Impedansi input rendah.
• Impedansi output tinggi
• Keuntungan saat ini kurang dari satu
• Gain tegangan sangat tinggi
• Tidak ada pergeseran fasa di antara input dan output

24
Perhitungan
24
eEi r||RZ 
Co RZ 
e
C
e
C
i
o
v
r
R
r
R
V
V
A 


1
I
I
A
i
o
i 
Impedansi Input:
Impedansi Output :
Tegangan gain:
Arus gain:

25
10. Collector Feedback Configuration
• Variasi dari konfigurasi bias-tetap
umum-emitor
• Input diterapkan ke pangkalan
• Keluaran diambil dari kolektor
• Ada pergeseran fase 180 derajat
antara input dan output
25

26
Perhitungan
26
F
C
e
i
R
R
β
r
Z


1
FCo R||RZ 
e
C
i
o
v
r
R
V
V
A 
C
F
i
o
i
CF
F
i
o
i
R
R
I
I
A
βRR
βR
I
I
A



Impedansi Input :
Impedansi Output
Tegangan gain:
Arus gain:

27
11. COLLECTOR DC FEEDBACK CONFIGURATION
27
𝒁𝒊
𝒁 𝒐
𝑨 𝒓
Pada frekuensi atau frekuensi operasi, kapasitor akan menganggap arus pendek
setara dengan tanah karena tingkat impedansinya yang rendah dibandingkan
dengan elemen lain dari jaringan. Rangkaian ekivalen ac sinyal kecil kemudian akan
muncul seperti yang ditunjukkan pada Gambar. 5.51

2828
Analisis yang diikuti akan menunjukkan bahwa:
• Gain tegangan yang dimuat dari sebuah amplifier selalu kurang dari gain
tanpa beban.
Selanjutnya:
• Keuntungan yang diperoleh dengan resistansi sumber di tempat akan selalu
kurang dari itu diperoleh dalam kondisi dimuat atau diturunkan karena
penurunan tegangan yang diterapkanresistansi sumber.
• Untuk konfigurasi yang sama 𝑨 𝑽𝑵𝑳 > 𝑨 𝑽𝑳 > 𝑨 𝑽𝑺
• Untuk desain tertentu, semakin besar tingkat RL, semakin besar tingkat
perolehan ac.
Selain itu:
• Untuk penguat tertentu, semakin kecil resistansi internal sumber sinyal,
semakin besar keuntungan keseluruhan.
• Untuk jaringan apa pun, seperti yang ditunjukkan pada Gambar 5.54 yang
memiliki kapasitor kopling, sumber dan resistansi beban tidak
mempengaruhi level biasing dc.

2929
Impedansi masukan
Impedansi keluaran Impedansi keluaran rendah
Impedansi input tinggi

30
12. EFFECT OF RL AND RS
30
Effects of RL:
Effects of RL and RS:
L
i
vi
oL
vNLL
i
o
v
R
R
AA
RR
AR
V
V
A



L
is
vsis
vNL
oL
L
si
i
s
o
vs
R
RR
AA
A
RR
R
RR
R
V
V
A





31
13. DETERMINING THE CURRENT GAIN
31
Untuk setiap konfigurasi transistor, penguatan arus dapat ditentukan
secara langsung dari penguatan tegangan, beban yang ditentukan,
dan impedansi input.

32
14. SUMMARY TABLES
32

3333

3434

3535

3636

37
15. TWO-PORT SYSTEMS APPROACH
37
Resistansi masukan
Resistansi keluaran
Menerapkan aturan pembagi tegangan ke
hasil sirkuit keluaran:

38
“
Parameter 〖 𝒁〗_𝒊 dan 〖 𝑨〗_𝑽𝑵𝑳 dari
sistem dua-port tidak terpengaruh oleh
resistansi internal dari sumber yang
diterapkan
38
Impedansi keluaran dapat
dipengaruhi oleh besarnya
𝑹 𝒔.

39
16. CASCADED SYSTEMS
39
• Output dari satu amplifier adalah input ke amplifier berikutnya
• Gain tegangan keseluruhan ditentukan oleh produk dari keuntungan
masing-masing tahap
• Sirkuit bias DC diisolasi satu sama lain oleh kapasitor kopling
• Perhitungan DC tidak tergantung pada cascading
• Perhitungan AC untuk gain dan impedansi saling bergantung

40
“Dengan:
40

41
17. DARLINGTON CONNECTION
41
The Darlington circuit provides very high current gain, equal to the product of
the individual current gains:
D = 1 2
The practical significance is that the circuit provides a very high input
impedance.

42
Emitter-Follower Configuration
42
• Penguat Darlington yang digunakan dalam konfigurasi emitor-pengikut
muncul pada Gambar 5.75. Itu Dampak utama penggunaan konfigurasi
Darlington adalah impedansi input yang jauh lebih besar daripada yang
diperoleh dengan jaringan transistor tunggal. Keuntungan saat ini juga
lebih besar, tetapi tegangan gain untuk konfigurasi transistor-tunggal atau
Darlington tetap sedikit kurang dari satu.
• DC Bias Arus case ditentukan dengan menggunakan versi Persamaan
yang dimodifikasi. Sekarang ada dua tegangan basis-ke-emitor turun
untuk memasukkan dan beta dari satu transistor digantikan oleh
kombinasi Darlington dari Persamaan di slide sebelumnya.

4343

44
Voltage-Divider Amplifier
44
DC Bias Sekarang mari kita menyelidiki efek konfigurasi Darlington dalam konfigurasi
amplifier dasar seperti yang ditunjukkan pada Gambar 5.82. Perhatikan bahwa sekarang
ada kolektor resistor 𝑹 𝒄, dan terminal emitor dari sirkuit Darlington terhubung ke ground
untuk kondisi ac. Seperti dicatat pada Gambar 5.82, beta dari masing-masing transistor
disediakan bersama dengan tegangan yang dihasilkan dari basis ke emitor.

45
Packaged Darlington Amplifier
45
Karena koneksi Darlington sangat populer, sejumlah produsen menyediakan unit yang
dikemas seperti ditunjukkan pada Gambar 5.85. Biasanya, kedua BJT dibangun di atas
sebuah chip tunggal daripada unit BJT terpisah. Perhatikan bahwa hanya satu set
pengumpul, basis, dan terminal emitor disediakan untuk setiap konfigurasi. Ini, tentu
saja, adalah dasar dari transistor 𝑸 𝟏, pengumpul 𝑸 𝟏 dan 𝑸 𝟐, dan emitor 𝑸 𝟐.

46
“
Dalam format paket jaringan Gambar 5.75 akan
muncul seperti yang ditunjukkan pada Gambar. 5.87.
Menggunakan 𝜷 𝑫 dan nilai yang diberikan dari 𝑽 𝑩𝑬 (=
𝑽 𝑩𝑬𝟏 + 𝑽 𝑩𝑬𝟐), semua persamaan muncul dibagian ini
dapat diterapkan.
46

47
18. FEEDBACK PAIR
47
Ini adalah rangkaian dua transistor yang beroperasi
seperti sepasang Darlington, tetapi ini bukan
pasangan Darlington.
Ini memiliki karakteristik yang serupa:
• Gain tinggi saat ini
• Gain tegangan dekat satu
• Impedansi output rendah
• Impedansi input tinggi
Perbedaannya adalah bahwa Darlington
menggunakan sepasang transistor sejenis,
sedangkan konfigurasi umpan balik menggunakan
transistor pelengkap.

48
19. THE HYBRID EQUIVALENT MODEL
48
Model 𝒓 𝒐 memiliki keunggulan bahwa parameternya ditentukan oleh kondisi operasi aktual, memiliki
keunggulan bahwa parameternya ditentukan oleh kondisi operasi aktual.
Sedangkan
Parameter rangkaian ekivalen hibrida didefinisikan secara umum untuk semua kondisi operasi.
𝒉 𝟏𝟏 Jika kita secara sewenang-wenang mengatur 𝑽 𝟎 = 0 (hubung singkat terminal output) dan selesaikan
untuk 𝒉 𝟏𝟏 sbb:

4949
𝒉 𝟏𝟐
Jika 𝑰𝒊 diset sama dengan nol dengan membuka input
lead, hasil berikut untuk 𝒉 𝟏𝟐 sbb:
𝒉 𝟐𝟏
Jika 𝑽 𝟎 diatur sama dengan nol dengan kembali
mempersingkat terminal output, makahasil berikut untuk 𝒉 𝟐𝟏
sbb:
𝒉 𝟐𝟐
Parameter terakhir, 𝒉 𝟐𝟐, dapat ditemukan dengan
membuka kembali input lead untuk menetapkan 𝑰𝒊= 0 dan
menyelesaikan untuk 𝒉 𝟐𝟐 sbb:

50

51
20. APPROXIMATE HYBRID EQUIVALENT CIRCUIT
51
• Fixed bias Configuration 𝒁𝒊
𝒁 𝒐
𝑨 𝒗
𝑨𝒊

5252
Unbypassed Emitter-Bias Configuration Voltage-Divider Configuration
𝒁𝒊
𝒁 𝒐
𝑨 𝒗
𝑨𝒊

5353
Emitter-Follower Configuration
𝒁𝒊
𝒁 𝒐
𝑨 𝒗
𝑨𝒊

54
Common-Base Configuration
54
Konfigurasi terakhir yang akan
diperiksa dengan rangkaian ekivalen
hibrida yang diperkirakan adalah
penguat basis-umum F ig. 5 .113.
Mengganti perkiraan hasil model
ekivalen common-base hybrid pada
jaringan Gambar 5.114, yang sangat
mirip dengan Gambar 5.44.
𝒁𝒊
𝒁 𝒐
𝑨 𝒗
𝑨𝒊

55
21. COMPLETE HYBRID EQUIVALENT MODEL
55
Berbeda dengan analisis pada bagian sebelumnya dari bab ini, di sini
gain A i akan ditentukan terlebih dahulu karena persamaan yang
dikembangkan akan terbukti bermanfaat dalam penentuan parameter
lainnya.

56
22. HYBRID 𝝅 MODEL
56

57
23. VARIATIONS OF TRANSISTOR PARAMETERS
57
Parameter 𝒉 𝒇𝒆 𝜷 bervariasi
paling tidak dari semua
parameter setara
transistorsirkuit ketika diplot
terhadap variasi arus
kolektor.

5858
Semua parameter rangkaian
ekivalen transistor hibrida
meningkat dengan suhu.

59
24. TROUBLESHOOTING
59
Secara umum, oleh karena itu, jika suatu sistem tidak berfungsi
dengan baik, lepaskan dulu sumber ac dan periksa level biasing dc

6060

61
25. And 26. PRACTICAL APPLICATIONS
61

62
27. COMPUTER ANALYSIS
62
PSpice windows
Konfigurasi Voltage-Divider BJT Beberapa bab terakhir telah
dibatasi pada analisis dc dari jaringan elektronik menggunakan
PSpice dan Multisim. Bagian ini akan mempertimbangkan
penerapan sumber ac ke jaringan BJT dan menjelaskan
bagaimana hasil diperoleh dan ditafsirkan.
Konfigurasi Pembagi Tegangan — Substitusi Sumber Terkendali
Hasil yang diperoleh untuk setiap analisis menggunakan
transistor yang disediakan dalam daftar PSpice akan selalu agak
berbeda dari yang diperoleh dengan model setara yang hanya
mencakup efeknya 𝜷 dan 𝒓_𝒆.
Konfigurasi Darlington Meskipun PSpice memiliki dua pasangan
Darlington di perpustakaan, masing-masing transistor digunakan
pada Gambar 5.147 untuk menguji solusi untuk Contoh 5.17.

63
Konfigurasi Umpan Balik Kolektor Karena
konfigurasi umpan balik kolektor
menghasilkan persamaan paling kompleks
untuk berbagai parameter jaringan BJT,
tampaknya sesuai bahwa Multisim
digunakan untuk memverifikasi
kesimpulan Contoh 5.9

64
Chapter 6
Field-Effect Transistors

65
1. Introduction
65
Transistor BJT adalah perangkat yang dikendalikan arus seperti yang
digambarkan pada Gambar 6.1a, sedangkan transistor JFET adalah
perangkat yang dikontrol tegangan seperti yang ditunjukkan pada
Gambar 6.1b.

66
2. CONSTRUCTION AND CHARACTERISTICS OF JFETs
66
• Analogi jarang sempurna dan kadang-kadang bisa
menyesatkan, tetapi analogi air pada Gambar 6.4
memang memberikan pengertian untuk kontrol JFET
di terminal gerbang dan kesesuaian terminologi
yang diterapkan pada terminal perangkat. Sumber
tekanan air dapat disamakan dengan tegangan yang
diberikan dari saluran ke sumber, yang membentuk
aliran air (elektron) dari keran (sumber). "Gerbang,"
melalui sinyal yang diterapkan (potensial),
mengontrol aliran air (muatan) ke "drain". Terminal
drain dan sumber berada di ujung yang berlawanan
dari saluran-n seperti yang diperkenalkan pada
Gambar. 6, 3 karena terminologi didefinisikan untuk
aliran elektron.

67
VGS = 0 V, VDS Some Positive Value
67
• I DSS adalah arus
drain maksimum untuk
JFET dan ditentukan
oleh kondisinya V GS =
0 V and VDS ≥
|VP|

68
VGS < 0 V
68
The level of VGS that results in ID = 0 mA is defined by VGS = VP,
with V P being a negative voltage for n-channel devices and a positive
voltage for p-channel JFETs.

69
Voltage-Controlled Resistor
69

7070
p -Channel Devices Symbols
• JFET p-channel dibangun dengan cara yang
persis sama dengan perangkat n-channel dari
Gambar 6.3 tetapi dengan pembalikan bahan
tipe p - dan n seperti yang ditunjukkan pada
Gambar. 6 .12.
• Simbol grafis untuk JFET n-channel dan p-
channel disediakan dalam Gambar. 6 .14.
Perhatikan bahwa panah mengarah ke
perangkat n-channel F ig. 6 .14a untuk
mewakili arah di mana I G akan mengalir jika
persimpangan p-n bias maju. Untuk perangkat
saluran-p (Gambar 6 .14b) satu-satunya
perbedaan dalam simbol adalah arah panah
pada simbol.

71
3. TRANSFER CHARACTERISTICS
71
Derivation
Karakteristik transfer yang ditentukan oleh persamaan Shockley tidak
terpengaruh oleh jaringan tempat perangkat digunakan

72
Shortland Method
72

73
4. SPECIFICATION SHEETS (JFETs)
73
Seperti halnya perangkat
elektronik, penting untuk
dapat memahami data yang
disediakan lembar spesifikasi.
Seringkali notasi yang
digunakan berbeda dengan
yang biasanya kita terapkan
sehingga ukuran terjemahan
mungkin harus diterapkan.
Secara umum, bagaimanapun,
judul untuk data seragam dan
termasuk Peringkat
Maksimum, Karakteristik
Termal, Listrik dan set
Karakteristik Tipikal.

7474

7575

7676
Maximum Ratings Thermal Characteristics
Daftar peringkat maksimum
biasanya muncul di awal lembar
spesifikasi, dengan voltase
maksimum antara terminal tertentu,
level arus maksimum, dan level
disipasi daya maksimum perangkat.
Total disipasi perangkat pada 25 ° C
(suhu kamar) adalah daya
maksimum perangkat dapat
menghilang dalam kondisi operasi
normal dan ditentukan oleh

7777
Electrical Characteristics Typical Characteristics
Karakteristik kelistrikan termasuk
tingkat VP dalam karakteristik "off"
danIDSS dalam karakteristik "on".
Dalam hal ini VP = VGS (tidak aktif)
memiliki rentang dari -0,5 V hingga -
6,0 V dan IDSS dari 1 mA hingga 5
mA.
Daftar Karakteristik Khas akan
mencakup berbagai kurva yang
menunjukkan caranya parameter
penting bervariasi dengan tegangan,
arus, suhu, dan frekuensi.

78
Operating Region
78

79
5. INSTRUMENTATION
79

80
6. IMPORTANT RELATIONSHIPS
80
Sejumlah persamaan penting dan karakteristik operasi untuk JFET
telah memperkenalkan yang sangat penting untuk analisis konfigurasi
dc dan acitu akan mengikuti.

81
7. DEPLETION-TYPE MOSFET
81
Basics Contruction
Konstruksi dasar MOSFET tipe n -penipisan saluran kemudian disediakan pada
Gambar 6.24
Tidak ada sambungan listrik langsung antara terminal gerbang dan saluran
sebuah MOSFET.
Tambahan:
Ini adalah lapisan isolasi 𝑆1 𝑂2 dalam konstruksi MOSFET yang bertanggung jawab atas input impedansi
tinggi yang sangat diinginkan dari perangkat.

82
Basics operation and characteristics
82

83
P-Chanel Deplesion-Type MOSFET
83

84
Symbol specification sheet, and
case contruction
84

85
8. ENHANCEMENT-TYPE MOSFET
85
Basic Contruction
Konstruksi dasar dari tipe MOSFET n-channel enhancement adalah
sbb:

86
“
Untuk nilai-nilai VGS kurang dari level
ambang, arus pembuangan dari tipe
peningkatan MOSFET adalah 0 mA.
86

87
“
87

88
p-Channel Enhancement-Type
MOSFETs
88
Pembangunan MOSFET tipe-channel-enhancement
persis kebalikan dari itu muncul pada Gambar 6.32,
seperti yang ditunjukkan pada Gambar. 6.38 a

89
Symbol, Specification Sheets,
and Case Construction
89
Lembar spesifikasi untuk MOSFET tipe peningkatan
saluran-motorolan disediakan pada Gambar 6.40.

9090

9191

92
9. MOSFET HANDLING
92
Lapisan SiO2 yang tipis antara gerbang dan saluran MOSFET memiliki efek
positif memberikan karakteristik impedansi masukan-tinggi untuk perangkat,
tetapi karena sifatnya lapisan yang sangat tipis, ia memperkenalkan
kekhawatiran untuk penanganannya yang tidak ada untuk Transistor BJT atau
JFET.
Tegangan gerbang-ke-sumber maksimum biasanya disediakan dalam daftar
peringkat maksimum perangkat. Salah satu metode untuk memastikan bahwa
tegangan ini tidak terlampaui (mungkin olehefek sementara) untuk kedua
polaritas adalah untuk memperkenalkan dua dioda Zener, seperti yang
ditunjukkan pada Gambar. 6.42

93
10. VMOS AND UMOS POWER MOSFETs
93
Salah satu kelemahan MOSFET
planar yang khas adalah
berkurangnya penanganan daya
(biasanya kurang dari 1 W) dan
level saat ini dibandingkan dengan
berbagai transistor bipolar. Namun,
melalui desain vertikal seperti yang
ditunjukkan untuk VMOS MOSFET
pada Gambar. 6.43a dan UMOS
MOSFET pada Gambar 6.43b,
daya dan level saat ini telah
meningkat bersama dengan
kecepatan switching yang lebih
tinggi dan mengurangi
pembuangan operasi.
VMOS MOSFET
UMOS MOSFET

94
“
Secara umum, oleh karena itu
Power MOSFET telah mengurangi level resistensi "on" dan arus
dan daya yang lebih tinggi peringkat dari MOSFET planar.
Karakteristik penting tambahan dari konstruksi vertikal adalah:
Power MOSFET memiliki koefisien suhu positif, yang memerangi
kemungkinan pelarian termal.
Karakteristik positif lain dari konfigurasi vertikal adalah:
Tingkat penyimpanan pengisian yang berkurang menghasilkan
waktu switching yang lebih cepat untuk konstruksi vertikal
dibandingkan dengan konstruksi planar konvensional.
Bahkan, perangkat VMOS dan UMOS biasanya memiliki waktu
switching kurang dari setengahnya ditemui untuk transistor BJT
khas.
94

95
11. CMOS
95
• CMOS - MOSFET saluran-p tambahan
dan MOSFET saluran-n pada media
yang sama.
• Keuntungan:
• Berguna dalam desain rangkaian logika
• Impedansi input lebih tinggi
• Kecepatan switching lebih cepat
• Tingkat daya pengoperasian yang lebih
rendah

96
12. MESFETs
96

97
13. SUMMARY TABLE and 14. Summary
97

98
98
PSpice Windows

99
Chapter 7
BJT AC FET Biasing

100
7.1 INTRODUCTION
100
Variabel pengendali untuk transistor BJT adalah level saat ini,
sedangkan untuk FET, tegangan adalah variabel pengendali.

101
2. Fixed-Bias Configuration
101
Konfigurasi meliputi level ac Vi dan Vo dan kapasitor kopling.
Resistor hadir untuk memastikan bahwa Vi muncul pada input ke
amplifier FET untuk analisis AC.
Untuk analisis DC,
Kapasitor adalah sirkuit terbuka
dan
Penurunan tegangan nol pada RG
memungkinkan untuk mengganti
RG dengan hubungan arus pendek

102102

103
“
Investigasi pendekatan grafis.
Menggunakan tabel di bawah ini, kami
dapat menggambar grafik
103
VGS ID
0 IDSS
0.3VP IDSS/2
0.5 IDSS/4
VP 0mA

104
Output Loop
104
DDDDDS RIVV 
VVS 0
SDDS VVV 
SDSD VVV  0SV
DSD VV 
SGGS VVV 
SGSG VVV  0SV
GSG VV 

105
3. Self Bias Configuration
105
Konfigurasi self-bias menghilangkan kebutuhan akan
dua suplai dc.
VGS yang mengendalikan sekarang ditentukan oleh
tegangan pada resistor RS

106106
For the indicated input loop:
Mathematical approach:
rearrange and solve.
SDGS RIV 
2
2
1
1














P
SD
DSSD
P
GS
DSSD
V
RI
II
V
V
II

107
“For output loop
Apply KVL of output loop
Use ID = IS
107RDDDSDSD
SDS
DSDDDDS
VVVVV
RIV
RRIVV


 )(

108
4. Voltage-Divider Biasing
108
Pengaturannya sama dengan BJT
tetapi analisis DC berbeda
Dalam BJT, IB memberikan tautan
ke sirkuit input dan output, di FET
VGS melakukan hal yang sama

109109
• Sumber VDD dipisahkan
menjadi dua sumber setara
untuk memungkinkan
pemisahan lebih lanjut dari
daerah input dan output
jaringan.
• IG = 0A, hukum Kirchoff saat ini
mensyaratkan bahwa IR1 = IR2
dan rangkaian ekivalen seri
yang muncul di sebelah kiri
gambar dapat digunakan untuk
menemukan level VG.

110
5. COMMON-GATE CONFIGURATION
110
Konfigurasi selanjutnya adalah di mana terminal gerbang dibumikan
dan sinyal input biasanya diterapkan ke terminal sumber dan sinyal
output diperoleh di terminal drain seperti yang ditunjukkan pada
Gambar 7.23a. Jaringan juga dapat digambarkan seperti yang
ditunjukkan pada Gambar 7.23b.

111111

112112
6. Special Case: VGSa = 0

113
7. DEPLETION-TYPE MOSFETs
113
Kesamaan dalam penampilan antara kurva transfer JFET dan tipe
MOSFET penipisan memungkinkan analisis yang sama dari masing-
masing dalam domain dc. Perbedaan utama antara keduanya adalah fakta
bahwa MOSFET tipe deplesi mengizinkan titik operasi dengan nilai positif
V GS dan level ID yang melebihi IDSS. Faktanya, untuk semua konfigurasi
yang dibahas sejauh ini, analisisnya sama jika JFET digantikan oleh
MOSFET tipe deplesi. Bagian analisis yang tidak ditentukan hanyalah
bagaimana memplot persamaan Shockley untuk nilai positif V GS.
Seberapa jauh ke wilayah nilai positif V GS dan nilai I D lebih besar dari
I DSS apakah kurva transfer harus diperluas? Untuk sebagian besar
situasi, kisaran yang diperlukan ini akan didefinisikan dengan cukup baik
oleh parameter MOSFET dan garis bias yang dihasilkan dari jaringan.
Beberapa contoh akan mengungkapkan pengaruh perubahan perangkat
pada analisis yang dihasilkan.

114
8. ENHANCEMENT-TYPE MOSFETs
114

115
9. SUMMARY TABLE
115

116116

117
10. COMBINATION NETWORKS
117
Sekarang setelah analisis dc dari berbagai konfigurasi BJT dan FET
terbentuk, kesempatan untuk menganalisis jaringan dengan kedua jenis
perangkat hadir dengan sendirinya. Pada dasarnya, analisis ini hanya
mengharuskan kita terlebih dahulu mendekati perangkat yang akan
memberikan tegangan terminal atau level arus. Pintu kemudian biasanya
terbuka untuk menghitung jumlah lain dan berkonsentrasi pada sisa yang
tidak diketahui. Ini biasanya merupakan masalah yang sangat menarik
karena tantangan menemukan pembukaan dan kemudian menggunakan
hasil dari beberapa bagian terakhir dan Bab 4 untuk menemukan jumlah
penting untuk setiap perangkat. Persamaan dan hubungan yang
digunakan hanyalah persamaan yang telah kami gunakan pada lebih dari
satu kesempatan — tidak perlu mengembangkan metode analisis baru.

118
11. Design
118
Proses desain adalah fungsi dari area aplikasi, tingkat amplifikasi
yang diinginkan, kekuatan sinyal, dan kondisi operasi. Langkah
pertama biasanya untuk menetapkan tingkat operasi dc yang tepat.

119
12. TROUBLESHOOTING
119
• Pengembangan teknik pemecahan masalah
yang baik terutama berasal dari pengalaman dan
tingkat kepercayaan pada apa yang diharapkan
dan mengapa. Ada, tentu saja, saat ketikaalasan
untuk respons aneh tampaknya menghilang
secara misterius saat Anda memeriksa jaringan.
• Dalam kasus seperti itu, yang terbaik adalah
tidak bernapas lega dan melanjutkan konstruksi.
Penyebab situasi sensitif "bikin atau rusak" harus
ditemukan dan diperbaiki, atau mungkin terulang
kembali pada saat yang paling tidak tepat.

120
13. p -CHANNEL FETs
120
• Analisis sejauh ini hanya terbatas pada FET kanal. Untuk p-channel
FET, gambar cermin dari kurva transfer digunakan, dan arah arus
yang ditentukan dibalik seperti yang ditunjukkan pada Gambar 7.56
untuk berbagai jenis FET.

121121

122
14. UNIVERSAL JFET BIAS CURVE
122
Karena solusi dc dari konfigurasi FET membutuhkan gambar kurva
transfer untuk setiap analisis, kurva universal dikembangkan yang
dapat digunakan untuk semua level IDSS dan Vp

123123

124
15. PRACTICAL APPLICATIONS
124
• Tegangan-Kontrol Resistor (Noninverting Amplifier)
Salah satu aplikasi yang paling umum dari JFET adalah sebagai resistor variabel yang nilai
resistaninya dikendalikan oleh tegangan dc yang diterapkan di terminal gerbang. Pada Gambar
7.63a, wilayah linier dari transistor JFET telah ditunjukkan dengan jelas. Perhatikan bahwa di
wilayah ini, semua kurva dimulai dari titik asal dan mengikuti jalur yang cukup lurus karena
tegangan drain-tosource dan arus drain meningkat. Ingat dari kursus dc dasar Anda bahwa plot
resistor tetap tidak lebih dari garis lurus dengan asalnya di persimpangan sumbu.

125125

126
“
Timer Network
126
Isolasi tinggi antara gerbang dan saluran drainase
memungkinkan desain yang relatif simpletimer seperti
yang ditunjukkan pada Gambar. 7.67. Sakelar adalah
sakelar yang biasanya terbuka (TIDAK) yang ketika
ditutup akan memendekkan kapasitor dan menyebabkan
tegangan terminalnya turun dengan cepat ke 0 V.

127
“
Sistem Fiber Optik (serat fiber)
127
Pengenalan teknologi serat optik telah memiliki efek dramatis pada industri
komunikasi. Kapasitas pembawa informasi dari kabel serat optik secara
signifikan lebih besar dari yang disediakan oleh metode konvensional dengan
masing-masing pasangan kawat. Selain itu, ukuran kabel berkurang, kabel
lebih murah, crosstalk karena efek elektromagnetik antara konduktor pembawa
saat ini dihilangkan, dan pikap suara karena gangguan eksternal seperti kilat
dihilangkan.

128
“
MOSFET Relay Driver
128
Driver relay MOSFET yang akan dijelaskan dalam bagian ini adalah contoh
yang sangat baik tentang bagaimana FET dapat digunakan untuk
menggerakkan jaringan arus tinggi / tegangan tinggi tanpa menarik arus atau
daya dari sirkuit penggerak. Impedansi input FET yang tinggi pada dasarnya
mengisolasi dua bagian jaringan tanpa memerlukan hubungan optik atau
elektromagnetik. Jaringan yang akan diuraikan dapat digunakan untuk berbagai
aplikasi, tetapi aplikasi kita akan terbatas pada sistem alarm yang diaktifkan
ketika seseorang atau sesuatu melewati bidang cahaya yang ditransmisikan.

129
16. SUMMARY
129
1. Konfigurasi bias tetap memiliki, seperti yang dinyatakan label, tegangan dc tetap diterapkan dari gerbang ke sumber
untuk menetapkan titik operasi.
2. Hubungan nonlinear antara tegangan gerbang-ke-sumber dan arus tiriskan dari JFET mensyaratkan bahwa solusi
grafis atau matematika (yang melibatkan solusi dari dua persamaan simultan) digunakan untuk menentukan titik
diam operasi.
3. Semua tegangan dengan satu subskrip menentukan tegangan dari titik tertentu ke arde.
4. Konfigurasi bias diri ditentukan oleh persamaan untuk V GS yang akan selalu melewati titik asal. Titik lain yang
ditentukan oleh persamaan biasing akan membentuk garis lurus untuk mewakili jaringan biasing.
5. F atau konfigurasi biasing pembagi tegangan, kita selalu dapat mengasumsikan bahwa arus gerbang adalah 0 A
untuk memungkinkan isolasi jaringan pembagi tegangan dari bagian keluaran. Tegangan gate-to-ground yang
dihasilkan akan selalu positif untuk n-channel JFET dan negatif untuk p-channel JFET. Peningkatan nilai RS
menghasilkan nilai diam I D yang lebih rendah dan nilai V GS yang lebih negative
6. . Metode analisis yang diterapkan pada MOSFET tipe deplesi sama dengan yang diterapkan pada JFET, dengan
satu-satunya perbedaan adalah titik operasi yang memungkinkan dengan level I D di atas nilai I DSS. .
7. Karakteristik dan metode analisis yang diterapkan pada MOSFET tipe-peningkatan sama sekali berbeda dari JFET
dan MOSFET tipe-deplesi. Untuk nilai-nilai V GS kurang dari nilai ambang, arus pembuangan adalah 0 A.
8. Ketika menganalisis jaringan dengan berbagai perangkat, pertama-tama bekerja dengan wilayah jaringan yang akan
memberikan tegangan atau level saat ini menggunakan hubungan dasar terkait dengan perangkat tersebut.
Kemudian gunakan level itu dan persamaan yang sesuai untuk mencari level tegangan atau arus lain dari jaringan di
wilayah sekitar sistem.

130130
9. Proses desain seringkali membutuhkan menemukan level resistansi untuk
menetapkan voltase atau level arus yang diinginkan. Dengan mengingat hal ini,
ingatlah bahwa level resistensi ditentukan oleh tegangan melintasi resistor dibagi
dengan arus melalui resistor. Dalam proses desain, kedua kuantitas ini sering
tersedia untuk elemen resistif tertentu.
10. Kemampuan untuk memecahkan masalah jaringan membutuhkan pemahaman yang
jelas dan tegas tentang perilaku terminal masing-masing perangkat dalam jaringan.
Pengetahuan itu akan memberikanperkiraan level tegangan kerja titik-titik tertentu
dari jaringan, yang dapat diperiksa dengan voltmeter. Bagian ohmmeter multimeter
sangat membantu dalam memastikan bahwa ada koneksi yang benar antara semua
elemen jaringan.
11. Analisis p-channel FET adalah sama dengan yang diterapkan pada n-channel FET
kecuali untuk kenyataan bahwa semua tegangan akan memiliki polaritas yang
berlawanan dan arus

131
131
PSpice Windows
1. JFET Voltage-Divider Configuration
2. Combination Network

132132
Multisim

133
Terimakasih ^_^

1806068 ibrohim

Recommended

Recommended

More Related Content

Similar to 1806068 ibrohim

Similar to 1806068 ibrohim (20)

More from Ibrohim Ibrohim

More from Ibrohim Ibrohim (20)

Recently uploaded

Recently uploaded (20)

1806068 ibrohim