数学的な理論に基づく厳密な検証が可能となることから，各種の形式検証手法が広がりつつあるが，その検証対象は同期回路に限られている．非同期回路については，遅延値が不明な回路記述のみを対象としての検証は意味をなさないからである．本稿では形式検証の対象を同期回路以外にも広げるべく，タイミング制約を含んだ回路記述方式とその意味論を提案する．提案の記述方式は，プログラミング言語のクラスArrowの概念を用いて構成要素中心の考え方を可能にする．また，その意味論は様相論理のクリプキ意味論を用い，抽象的な遅延の概念を導入する．提案の回路記述とその意味論により，非同期回路についても形式検証が可能となることを示す．また，実用化に向けた試みとして定理証明言語Agda上の実装もあわせて示す．

1. 1
タイミング制約を含んだ回路記述方式と
その意味論
2014/11 西村俊二

2. 背景・目的
 非動期回路の形式検証（プロパティ・チェッキング）を行う
ためにはタイミング制約の情報が不可欠である．
 回路記述のみでは遅延値が不明であるため，検証が意味
をなさない．
回路記述とタイミング制約をもとに検証を行う手法/ツール
(Veraci)がある．
 タイミング制約を含んだ回路記述が可能であれば，非動
期回路のプロパティ・チェッキングが可能となる．
2

3. 背景・目的（修正）
 非動期回路の形式検証（プロパティ・チェッキング）を行う
ためにはタイミング制約の情報が不可欠である．
 回路記述のみでは遅延値が不明であるため，検証が意味
をなさない．
 回路記述とタイミング制約をもとに検証を行う手法/ツール
(Veraci)がある．
 タイミング制約を含んだ回路記述が可能であれば，非動
期回路のプロパティ・チェッキングが可能となる．
 回路とタイミング制約を同時に記述する方法があれば，よ
り良い設計言語となり得る．
3

4. もくじ
4
 課題設定
 理論の準備
 回路の動作の表現
 タイミング制約について
 タイミング制約の導入
 回路例
 まとめ

5. 課題設定：クロック切替え回路
次のクロック切替え回路のプロパティ・チェッキングを行いたい．
clk0
sel out
clk1
en0
en1
5

6. クロック切替え回路の動作
クロック切替え回路の動作は次のようになる．
clk0出力
sel
clk0
clk1
out
OFF
切替え中clk1出力
en0
en1
6
ON
OFF
ON

7. クロック切替え回路の問題
7
遅延値の関係によってはグリッチ・ノイズが発生する．
<
OFF ON
out
en1
clk1
上のパス
下のパス
clk1
en1
out
切替え中clk1出力

8. Arrowによる回路の表現
8
 プログラミング言語HaskellのクラスであるArrowで回路を表
現できる．
直列合成f >> g 並列合成f ** g
f g
>>
f
**
f
f g
g
g

9. クリプキ構造
クリプキ構造(W, R, V) :
 W : 可能世界の集合
 R : 到達可能性(R ⊆ W × W)
 V : 命題の解釈(V : W → 真or偽)
例:
 W : 先祖代々の家族
 R : 親
 命題: 「先祖代々色黒である」
9
私
父
母
偽
真

10. 回路の制限
回路中の経路（パス）を表現するためのオペレータ
L| , R| , |L , |R を導入．
10
f
f |L
f |R
L| f
R| f

11. 回路の動作を表現
ディレイを考慮した回路の動作を以下のように表現する．
11
AND
0
0
R|AND
a
b
c
0 0
R|AND
a c
 W : 信号線
 R : その接続関係
 命題: 信号値
(don’t care)
0
0
a
c

12. 二つのディレイモデルを用いる
一般の回路とプリミティブで異なるディレイモデルを用いる．
12
OR
0
0
a
b
c
0×0 0
OR
a×b c
0
v
一般の回路:
Data-dependent のモデル
u
a
f c
v w
R|f
a c
プリミティブ:
Data-independent のモデル

13. 分岐する経路の遅延(1/3)
下の二つの経路の遅延の大小関係を規定したい．
マイナスの経路，及び，経路LRを導入する．
13
f
g
fork|L
f
-g
-fork|R
LR
f
g
a
b
c
AND
a×b c
=
a × b
LR
fork

14. 分岐する経路の遅延(2/3)
Δ := fork|L >> f >> LR >> -g >> -fork|R （下記経路）
とすると，
Δ >> fork|R >> g = fork|L >> f >> LR ．
14
f
g
fork|L
f
-g
-fork|R
LR

15. 分岐する経路の遅延(3/3)
Δ := fork|L >> f >> LR >> -g >> -fork|R
とすると，
Δ >> fork|R >> g = fork|L >> f >> LR ．
Δ はf 側の遅延とg 側の遅延の
「ずれ」を表す．
15
f
g
fork|L
f
g
fork|R
LR

16. タイミング制約の導入(1/2)
タイミング制約をもたせたfork< を導入する．
fork< で分岐した信号が再び合流する点において，常に
左の経路の遅延< 右の経路の遅延
であることを制約とする．
16
f
g
fork<
<

17. タイミング制約の導入(2/2)
17
“正のクリプキ経路”を以下で定義する．（時間の進行方向）
 プリミティブ（fork，fork< を含む）は正
 f, g が正⇒ f >> g は正
 f が正⇒ - ( - f ) は正
 fork|R >> f >> -fork|L は正
 fork|L >> f >> -fork|R は正
 fork<|R >> f >> -fork<|L は正
fork
fork
fork<
fork< 無し

18. 回路例：INVAND (1/5)
下記の回路を例にfork とfork< の差異を説明する．
INVAND := fork >> BUF ** INV >> AND
18
or
(low)

19. 回路例：INVAND (2/5)
19
入力波形は以下のように表現できる：
変化点をt として，
 ある点からt に向かう正の経路があればその点では入力は1
 t においては入力は↓（立ち下がり）
 t からある点への正の経路があればその点では入力は0 ．
1 0
1
1
1
0
0
0
t
↓
t

20. 回路例：INVAND (3/5)
fork >> BUF ** INV >> AND
20
(low)
0
↓
t
↑ X 0
1
0 X
↓
0
0
Δ : 正の経路
Δ Δ Δ Δ

21. 回路例：INVAND (4/5)
fork >> BUF ** INV >> AND
21
0
↓
t
X
↑
1
1
1 X ↓
↓
注意：
fork の代わりにfork< を
使った場合，Δ’ は正でない．
Δ’ : 正の経路
Δ’ Δ’ Δ’ Δ’
↑

22. 回路例：INVAND (5/5)
INVANDの結果をまとめると以下となる．
⇒ ゲート遅延を考慮した非同期回路についても形式検証
の適用が可能となった．
22
or
(low)
fork >> BUF ** INV >> AND
fork< >> BUF ** INV >> AND (low)

23. まとめ
回路とタイミング制約を同時に記述する方法を提案した．
 Arrowの導入により構造ベースの回路表現が可能となった．
 クリプキ意味論により，抽象的な遅延の概念を導入．
 定理証明言語Agdaでの実装試行を行った．
課題
 Veraci（回路記述とタイミング制約をもとに検証を行う手法/
ツール）との比較・検討
 プロパティ記述からの回路生成についての検討．
23

24. 補足：同期回路の制約
24
FF FF
delay p
fork<
delay p
MUX1
fork<
MUX0
MUX0
FF

25. 補足: loop
25
f
g
g f
g
f
f
g

26. 背景・目的（修正）
 非動期回路の形式検証（プロパティ・チェッキング）を行う
ためにはタイミング制約の情報が不可欠である．
 回路記述のみでは遅延値が不明であるため，検証が意味
をなさない．
 回路とタイミング制約を同時に記述する方法があれば，よ
り良い設計言語となり得る
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