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20030203 doctor thesis_presentation_makotoshuto

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Feb. 3th, 2003

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20030203 doctor thesis_presentation_makotoshuto

  1. 1. 日付 : 2003 年 2 月 3 日 申請者 : 首藤真 ( 博士後期課程システム工学専攻 ) 論文題目 : 冗長数系演算のための 2 進 - 剰余数変換回路と 多入力可変しきい値回路に関する研究 宮崎大学大学院工学研究科博士後期課程 論文公聴会
  2. 2. 氏名 : 首藤  真 生年月日 : 昭和 50 年 9 月 7 日 略歴 : 平成 10 年 3 月 31 日 宮崎大学工学部電気電子工学科卒業 平成 10 年 4 月 1 日 宮崎大学大学院工学研究科博士前期課程電気電子工学専攻入学 平成 12 年 3 月 31 日 宮崎大学大学院工学研究科博士前期課程電気電子工学専攻修了 平成 12 年 4 月 1 日 宮崎大学大学院工学研究科博士後期課程システム工学専攻入学 平成 15 年 3 月 23 日 宮崎大学大学院工学研究科博士後期課程システム工学専攻修了見込
  3. 3. [ 参考論文 ] 1. 題目 Multiple-valued basic operational circuits with neuron MOS transistors 著者 M. Syuto, K. Tanno, O. Ishizuka, Z. Tang 発表学会等名 Int. Symp. on Nonlinear Theory and its Applications 巻号頁 vol. 1, pp. 85-88 発行年月 Nov. 1999 2. 題目 Multi-input variable-threshold circuits for multi valued logic functions 著者 M. Syuto, J. Shen, K. Tanno, O. Ishizuka 発表学会等名 IEEE Int. Symp. on Multiple-Valued Logic 巻号頁 pp. 27-32 発行年月 May 2000 3. 題目 Synthesis and implementation of multi-input variable-threshold functions 著者 M. Syuto, K. Tanno, O. Ishizuka 学術雑誌名 MULTIPLE-VALUED LOGIC-An International Journal 巻号頁 vol. 8, no. 1, pp. 71-87 発行年月 Feb. 2002 4. 題目 A high-speed binary to residue converter using a signed-digit number representation 著者 M. Syuto, E. Satake, K. Tanno, O. Ishizuka 学術雑誌名 IEICE Trans. 巻号頁 vol. E85-D, no. 5, pp. 903-905 発行年月 May 2002 5. 題目 A novel binary-to-residue conversion algorithm for moduli 2 n -1,2 n ,2 n +2 α 著者 M. Syuto, E. Satake, K. Tanno, O. Ishizuka 発表学会等名 Int. Technical Conference on Circuits /Systems, Computers and Communications 巻号頁 pp. 662-665 発行年月 July 2002
  4. 4. 冗長数系演算のための 2 進 - 剰余数変換回路と 多入力可変しきい値回路に関する研究 博士後期課程システム工学専攻 首藤真
  5. 5. 序論 <ul><li>算術演算回路の高速化 </li></ul>Intel® Pentium® 4 Die on 0.13 Micron <ul><li>算術演算回路が使用される応用分野 </li></ul><ul><ul><li>プロセッサ内の乗算器など </li></ul></ul><ul><ul><li>デジタル信号処理 (DSP) 用モジュール </li></ul></ul><ul><ul><li>高速暗号器,復号器 </li></ul></ul><ul><ul><li>算術演算を繰り返し実行する応用 </li></ul></ul>
  6. 6. 序論 <ul><li>算術演算を高速に行うためには </li></ul><ul><ul><li>ハードウエアの並列性を生かした計算の高速性 </li></ul></ul><ul><ul><li>集積回路化に適した規則正しい回路構造 </li></ul></ul><ul><ul><li>回路アルゴリズムの提案が不可欠 </li></ul></ul><ul><li>バイナリ算術演算アルゴリズムでは実現回路の性能に限界 </li></ul><ul><ul><li>加算を行う際,桁上げを伝搬させてしまうから </li></ul></ul><ul><ul><li>数のビット数が大きくなればなるほど,   遅延時間は増加,回路構造は複雑化 </li></ul></ul>冗長数表現を用いた算術演算回路
  7. 7. 序論 <ul><li>冗長数表現を用いることで </li></ul><ul><ul><li>桁上げを伝搬させず加算を行うことができる </li></ul></ul><ul><ul><li>高速な算術演算回路を実現 </li></ul></ul><ul><li>① 通常のディジタルシステムとの接合部分での回路遅延の増加 </li></ul><ul><li>② 冗長数表現を用いることによって,配線数,配線長の増加 </li></ul><ul><li>本研究の目的 </li></ul><ul><ul><li>冗長数系を用いた高性能算術演算回路を構築 </li></ul></ul>
  8. 8. 2 進数 - 剰余数間変換回路
  9. 9. <ul><li>剰余数系 </li></ul><ul><ul><li>各モジュラスごとに独立な演算が可能 </li></ul></ul><ul><ul><li>しかし,各モジュラスごとの演算では,桁上げ伝搬を伴う演算が必要 </li></ul></ul>剰余数系 モジュラスの組 加算 乗算 演算対象の 2 つの数 SD 数表現を用いた剰余数系
  10. 10. X=(x n-1 , … ,x 1 x 0 ) SD = Σ n-1 x i 2 i x i ∈{-1, 0, 1} X=(x n-1 , … ,x 1 x 0 ) SD = Σ i=0 x i 2 i x i ∈{-1, 0, 1} <ul><li>冗長性により,桁上げ伝搬を伴わない加算が可能 </li></ul><ul><ul><li>例えば </li></ul></ul><ul><ul><li>5= (0,1,0,1) SD =(0,1,1,-1) SD =(1,-1,0,1) SD =(1,-1,1,-1) SD =(1,0,-1,-1) SD </li></ul></ul>x i ,y i : 加数 c i : 中間桁上げ d i : 中間和 s i : 最終和 Step1(c i+1 , d i ) Step2(s i ) x i-1 ≠-1&& y i-1 ≠-1/other case Signed-Digit (SD) 数表現
  11. 11. <ul><li>SD 数表現を用いた剰余数系 </li></ul><ul><ul><li>Wei らによって提案 </li></ul></ul><ul><ul><li>効果的な算術演算を実現できる冗長数系の 1 つ </li></ul></ul><ul><ul><li>各モジュラスごとに局所的演算が可能 </li></ul></ul><ul><ul><li>剰余桁内の演算にも桁上げ伝搬が起きない </li></ul></ul><ul><ul><li>高速算術演算回路向きの数系 </li></ul></ul>SD 数表現を用いた剰余数系とその変換回路 <ul><li>2 進数 - 剰余数間の変換回路 </li></ul><ul><ul><li>変換回路の内部にも SD 数表現を利用 </li></ul></ul><ul><ul><li>2 進数 - 剰余数変換回路 </li></ul></ul><ul><ul><li>剰余数 -2 進数変換回路 </li></ul></ul>
  12. 12. <ul><li>従来の 2 進数 - 剰余数変換回路 </li></ul><ul><ul><li>桁上げ伝搬加算器 ->        モジュラスの大きさに比例して  遅延時間 大 </li></ul></ul><ul><ul><li>ルックアップテーブルの方法 ->   チップ面積 大 </li></ul></ul><ul><ul><li>ソフトウエア的に除算を行う方法 -> 遅延時間 大 </li></ul></ul><ul><li>高速 2 進数 - 剰余数変換回路 </li></ul><ul><ul><li>ルックアップテーブルを用いない </li></ul></ul><ul><ul><li>モジュラスの組 2 n , 2 n -1, 2 n +1 </li></ul></ul><ul><ul><li>モジュロ加算に, SD 数表現を用いる </li></ul></ul>2 進数 - 剰余数変換回路 <ul><li>モジュラスの組 2 n , 2 n -1, 2 n +1 </li></ul><ul><ul><li>他のモジュラスの組を選択するよりも,実現回路を簡単に </li></ul></ul><ul><ul><li>よく使用されるモジュラスの組 </li></ul></ul>
  13. 13. Guan らの 2 進数 - 剰余数変換アルゴリズム N ( 変換元整数 , 3n ビット ) 0≦ N <(2 n -1)2 n (2 n +1) 0≦ k 2 ,k 1 ,k 0 < 2 n -1 2 進数 - 剰余数変換アルゴリズム
  14. 14. 従来の 2 進数 - 剰余数変換回路 桁上げ伝搬加算器を用いた従来の変換回路 -Guan らが提案 -n が大きくなるほど, 遅延時間増大   ( 内部での桁上げ伝搬が長くなり )
  15. 15. Wei らの提案する モジュロ 2 n -1, 2 n +1 SD 加算器 (MSDA) SD 数の反転演算 -CMOS プロセス,電圧モードでは 最速の回路,非常にコンパクト - トランジスタ数 (62) - 遅延時間 (0.88ns) (0.6um CMOS プロセスライブラリ使用時 ) Makino らの提案する SDFA と Wei らの提案する MSDA Makino らの提案する SD 数全加算器 (SDFA) - 内部に SDFA を使用 - 並列計算が可能
  16. 16. 提案する 2 進数 - 剰余数変換回路 変換アルゴリズム 2 進数 - 剰余数変換回路
  17. 17. <ul><li>プロセス </li></ul><ul><ul><li>ローム 0.6um CMOS プロセス </li></ul></ul><ul><li>HDL レベルシミュレータ </li></ul><ul><ul><li>Cadence Verilog-XL </li></ul></ul><ul><li>論理合成ツール </li></ul><ul><ul><li>Synopsys Design Compiler </li></ul></ul><ul><li>注 </li></ul><ul><ul><li>遅延時間 ( シミュレーション結果 ) は, 配置配線以前の結果である </li></ul></ul><ul><ul><li>配線遅延時間は含まれない </li></ul></ul>評価条件
  18. 18. <ul><li>- シミュレーション結果 </li></ul><ul><ul><li>提案する変換回路の遅延時間は一定時間 </li></ul></ul><ul><ul><li>従来の変換回路に比べて,高速変換を実現 </li></ul></ul>2 進数 - 剰余数変換回路の評価 提案回路と CPA を使った従来の変換回路の比較
  19. 19. <ul><li>モジュラス </li></ul><ul><ul><li>2 16 -1(65535), 2 16 +1(65537) </li></ul></ul><ul><li>プロセス </li></ul><ul><ul><li>ローム 0.6um CMOS プロセス </li></ul></ul><ul><li>配置配線 ツール </li></ul><ul><ul><li>Avant! Apollo </li></ul></ul><ul><li>結果 </li></ul><ul><ul><li>トランジスタ数 約 2800 個 </li></ul></ul><ul><ul><li>面積 約 470um * 480um </li></ul></ul><ul><li>DRC ( 設計規則チェック ) </li></ul><ul><ul><li>CADENSE Dracula </li></ul></ul><ul><li>LVS (Layout Versus Schematic) </li></ul><ul><ul><li>CADENSE Dracula </li></ul></ul>レイアウトデザイン
  20. 20. 拡張 2 進数 - 剰余数変換アルゴリズム <ul><li>2 n , 2 n -1, 2 n +1 以外のモジュラスに対する変換アルゴリズム </li></ul><ul><ul><li>効果的な変換アルゴリズムが提案されていない </li></ul></ul><ul><ul><li>ルックアップテーブルを用いる方法 -> ルックアップテーブルの大きさが大 </li></ul></ul><ul><ul><li>ソフトウエア的に除算を行う方法 -> 遅延時間 大 </li></ul></ul><ul><li>新しい 2 進数 - 剰余数変換アルゴリズム </li></ul><ul><ul><li>Guan らの変換アルゴリズムを拡張 </li></ul></ul><ul><ul><li>ルックアップテーブルを必要としない </li></ul></ul><ul><ul><li>モジュラスの組 2 n -1, 2 n , 2 n +2 α (α∈{0,1,…,n-1}) に対する 2 進数 - 剰余数変換回路 </li></ul></ul>
  21. 21. N ( 変換元整数 , m ・ n ビット ) 0≦ K l ≦ 2 n -1 K l =(k l n-1 ,…,k l 1 , k l 0 ) l∈{0,1,…,m-1} 基本変換アルゴリズム 係数 K l を定数値で乗算する必要がある
  22. 22. “ 変換前工程” の計算 モジュラス 2 n +μ ← 2 n +2 α (α∈{0,1,…,n-1}) VLSI 指向性変換アルゴリズム
  23. 23. <ul><li>- 遅延時間 </li></ul><ul><ul><li>に比例する時間 </li></ul></ul>log 2 m 変換前工程回路 を計算する 2 進数 - 剰余数変換回路 X 以上の最小整数
  24. 24. - 結果 大きなモジュラスに対して,適切な大きさで実現が可能 実現した変換回路の性能 ( モジュラスの組 2 n ±1, 2 n + 2 α ) ルックアップテーブルを用いた 従来型の変換回路 -2 (mn) n ビット ROM - 例えば, 10 tera ビット ROM (m=4, n=10) 1.099511628×10 13 - 大きすぎる ( 現実味が薄い ) 実現した変換回路の評価
  25. 25. レイアウトデザイン <ul><li>モジュラス </li></ul><ul><ul><li>m=4 </li></ul></ul><ul><ul><li>2 10 -1(1023), 2 10 +1(1025), </li></ul></ul><ul><ul><li>2 10 +2 3 (1032), 2 10 +2 5 (1056) </li></ul></ul><ul><li>プロセス </li></ul><ul><ul><li>ローム 0.6um CMOS プロセス </li></ul></ul><ul><li>配置配線 ツール </li></ul><ul><ul><li>Avant! Apollo </li></ul></ul><ul><li>結果 </li></ul><ul><ul><li>面積 約 810um * 800um </li></ul></ul><ul><ul><li>トランジスタ数 約 8200 個 </li></ul></ul><ul><li>DRC ( 設計規則チェック ) </li></ul><ul><ul><li>CADENSE Dracula </li></ul></ul><ul><li>LVS (Layout Versus Schematic) </li></ul><ul><ul><li>CADENSE Dracula </li></ul></ul>
  26. 26. 剰余数 -2 進数変換回路 剰余数系を用いた回路と 通常の 2 進数を用いた回路を 同じシステム内に集積するため
  27. 27. <ul><li>従来の剰余数 -2 進数変換回路 </li></ul><ul><ul><li>桁上げ保存加算器を用いた変換回路 </li></ul></ul><ul><ul><li>( 最終段だけで桁上げ伝搬を行う ) </li></ul></ul><ul><ul><li>( 入力に通常の剰余数を想定 ) </li></ul></ul><ul><ul><li>SD 数表現を用いた剰余数から 2 進数に変換する際 </li></ul></ul><ul><ul><li>(SD 数表現を用いた剰余数から通常の 剰余数への変換が必要 ) </li></ul></ul><ul><ul><li>桁上げ伝搬が伴い,遅延時間,   回路の複雑性を増す </li></ul></ul>剰余数 -2 進数変換回路 <ul><li>高速剰余数 -2 進数変換回路 </li></ul><ul><ul><li>モジュラスの組 2 n , 2 n -1, 2 n +1 </li></ul></ul><ul><ul><li>SD 数表現を用いた剰余数を入力に想定 </li></ul></ul><ul><ul><li>大きなモジュラスの場合,     従来より高速に変換を実現 </li></ul></ul>
  28. 28. 剰余数系の基本的な性質 Andraos の変換アルゴリズム Andraos の剰余数 -2 進数変換アルゴリズム 変更後の変換アルゴリズム N 変換元整数 A’,B’,C’ を求める工程 r 1 ,r 2 ,r 3 並び替え のみ 実現に素子を必要としない
  29. 29. 提案する剰余数 -2 進数変換回路 剰余数 -2 進数変換回路 CPA’ -> SD 数から 2 進数変換 D proposed 変換遅延時間 A proposed チップ面積 D MSDA モジュラス 2 2n -1 に対する MSDA の遅延時間 A MSDA モジュラス 2 2n -1 に対する MSDA のチップ面積 D CPA(x) x ビット桁上げ伝搬加算器の遅延時間 A CPA(x) x ビット桁上げ伝搬加算器のチップ面積 β 定数 (β<1) 提案回路
  30. 30. Wang らの剰余数 -2 進数変換回路の評価 Wang らの剰余数 -2 進数変換回路 D wang 変換遅延時間 A wang チップ面積 D FA 全加算器の遅延時間 D CPA(x) x ビット桁上げ伝搬加算器の遅延時間 A FA 全加算器のチップ面積 A CPA(x) x ビット桁上げ伝搬加算器のチップ面積 β 定数 (β<1) D’ wang SD 数入力の時の変換遅延時間 A’ wang SD 数入力の時のチップ面積 SD 数表現を用いた剰余数から 2 進数への変換をおこなうためには 通常の剰余数が入力されると仮定
  31. 31. 提案する剰余数 -2 進数変換回路の評価 (D FA ,D MSDA が一定値 ) (D CPA >>D FA ,D MSDA ) を考慮すると Wang の剰余数 -2 進数変換回路と比較して -> 提案回路の方が高速に動作 Wang 回路 提案回路 D’ wang SD 数入力の時の変換遅延時間 (Wang 回路 ) A’ wang SD 数入力の時のチップ面積 (Wang 回路 ) D FA 全加算器の遅延時間 D CPA(x) x ビット桁上げ伝搬加算器の遅延時間 A FA 全加算器のチップ面積 A CPA(x) x ビット桁上げ伝搬加算器のチップ面積 β 定数 (β<1) D proposed 変換遅延時間 ( 提案回路 ) A proposed チップ面積 ( 提案回路 ) D MSDA モジュラス 2 2n -1 に対する MSDA の遅延時間 A MSDA モジュラス 2 2n -1 に対する MSDA のチップ面積 一般的な CPA を選び, トランジスタ数の比較を行う 速度比較 面積比較 どの CPA を選択するかにより, その評価がかわる
  32. 32. シミュレーション結果 -> 提案回路の方が高速に動作 -> チップ面積も大きな欠点はない 実現した変換回路の評価
  33. 33. レイアウトデザイン <ul><li>モジュラス </li></ul><ul><ul><li>2 16 -1(65535) , 2 16 (65536), </li></ul></ul><ul><ul><li>2 16 +1(65537) </li></ul></ul><ul><li>プロセス </li></ul><ul><ul><li>ローム 0.6um CMOS プロセス </li></ul></ul><ul><li>配置配線 ツール </li></ul><ul><ul><li>Avant! Apollo </li></ul></ul><ul><li>結果 </li></ul><ul><ul><li>面積 約 660um * 650um </li></ul></ul><ul><ul><li>トランジスタ数 約 5400 個 </li></ul></ul><ul><li>DRC ( 設計規則チェック ) </li></ul><ul><ul><li>CADENSE Dracula </li></ul></ul><ul><li>LVS (Layout Versus Schematic) </li></ul><ul><ul><li>CADENSE Dracula </li></ul></ul>
  34. 34. <ul><li>高速 2 進数 - 剰余数変換回路 ( モジュラスの組 2 n , 2 n -1, 2 n +1) </li></ul><ul><ul><li>モジュラスの大きさによらず,遅延時間が一定 </li></ul></ul><ul><ul><li>大きなモジュラスの場合,従来より高速に 2 進数 - 剰余数変換を実現 </li></ul></ul><ul><ul><li>モジュラス 65535(2 16 -1)->1.78ns, モジュラス 65537 (2 16 +1)->1.73ns ( 約 4 倍 ) </li></ul></ul><ul><ul><li>モジュラスの組 65535(2 16 -1) , 65537 (2 16 +1) -> トランジスタ数 約 2800,    アクティブエリア 470um * 480um </li></ul></ul><ul><li>新しい 2 進数 - 剰余数変換アルゴリズム と変換回路 </li></ul><ul><ul><li>Guan らの変換アルゴリズムを拡張 </li></ul></ul><ul><ul><li>モジュラスの組 2 n -1, 2 n , 2 n +2 α (α∈{0,1,…,n-1}) </li></ul></ul><ul><ul><li>変換遅延時間 -> </li></ul></ul><ul><ul><li>従来回路は,ルックアップテーブルを用いる -> 実現が困難 </li></ul></ul><ul><ul><li>提案する変換回路は,適切なハードウエア量を用いて実現が可能 </li></ul></ul><ul><ul><li>モジュラスの組 1023,1025,1032,1056 (m=4) </li></ul></ul><ul><ul><li>トランジスタ数 約 8200 ,アクティブエリア 810um * 800um </li></ul></ul><ul><li>高速剰余数 -2 進数変換回路 ( モジュラスの組 2 n , 2 n -1, 2 n +1) </li></ul><ul><ul><li>SD 数表現を用いた剰余数を入力に想定 </li></ul></ul><ul><ul><li>大きなモジュラスに対して,従来の変換器より高速に動作 </li></ul></ul><ul><ul><li>モジュラスの組 65535(2 16 -1) , 65536 (2 16 ) , 65537 (2 16 +1)->17.64ns ( 約 30% 減 ) </li></ul></ul><ul><ul><li>トランジスタ数 約 5400 ,アクティブエリア 660um * 650um </li></ul></ul><ul><li>SD 数表現を用いた剰余数系との効果的な変換を実現 </li></ul>2 進数 - 剰余数間変換回路の まとめ
  35. 35. 多入力可変しきい値回路の設計と 冗長数系への応用
  36. 36. <ul><li>冗長数表現を用いることで  高性能算術演算回路を実現 </li></ul><ul><li>冗長数を表現するために </li></ul><ul><ul><li>従来のバイナリ回路では,複数のビット </li></ul></ul>多入力可変しきい値回路の設計と 冗長数系への応用
  37. 37. <ul><li>全体の配線長が伸び,配線遅延時間が大きくなる </li></ul><ul><ul><li>今後,ゲート遅延は小さく,配線遅延が大きくなる傾向 </li></ul></ul><ul><li>配線工程の複雑さ = 配置配線工程の長期化 </li></ul>多入力可変しきい値回路の設計と 冗長数系への応用 <ul><li>各バイナリセル間を結ぶ配線も,複数の信号線が必要 </li></ul><ul><ul><li>ここでは, 9 セルの簡単な例だが,それでも複雑 </li></ul></ul>各セルが,複数入力複数出力 配線をひねる
  38. 38. <ul><li>多値論理回路 </li></ul><ul><ul><li>1 線あたりの情報量増 </li></ul></ul><ul><ul><li>回路全体の配線数減,   配置配線工程の大幅な簡単化 </li></ul></ul>多入力可変しきい値回路の設計と 冗長数系への応用 1/2 1/4(1/3)
  39. 39. <ul><li>ダウンリテラル回路を拡張 </li></ul><ul><li>多入力可変しきい値回路 </li></ul><ul><ul><li>多値論理回路の新しい基本素子 </li></ul></ul><ul><ul><li>複数の多値入力-> 2 値出力 </li></ul></ul><ul><ul><li>NAND タイプ, NOR タイプ </li></ul></ul>多入力可変しきい値回路の設計と 冗長数系への応用 ×2 ×3 冗長数系演算回路の高性能化 ↑ 多値論理回路の高性能化
  40. 40. 多値への拡張 多入力への拡張 多値への拡張 多入力への拡張 多入力可変しきい値回路 インバータ回路 ダウンリテラル回路 NAND,NOR 回路 多入力可変しきい値回路
  41. 41. 多入力可変しきい値回路 (NAND タイプ, NOR タイプ ) しきい値電圧 <ul><li>  </li></ul><ul><li>  </li></ul><ul><li>結合容量が n(p)-νMOS で等しい </li></ul>NAND タイプ NOR タイプ
  42. 42. =1.5V =0.5V =2.5V =1.5V 4 値 2 入力の多入力可変しきい値回路 ( シミュレーション結果 : DC 解析 ) NAND タイプ NOR タイプ 設定しきい値電圧 設定しきい値電圧 バイアス条件条件
  43. 43. 4 値 2 入力の多入力可変しきい値回路 ( シミュレーション結果 : 過渡解析 ) NAND タイプ NOR タイプ 遅延時間 約 10ns 遅延時間 約 10ns
  44. 44. 多入力可変しきい値回路 ( レイアウト例 ) NAND タイプ NOR タイプ NAND タイプ 約 250μm×60μm NOR タイプ 約 250μm×60μm
  45. 45. a1=a2=1.5 b1=b2=2.5 多入力多値論理関数の積項の実現 ( 多入力多値論理関数の積項 ) 定義式 多入力の積項実現回路 複数の入力のある論理値をもつ部分を選択的に検出できる 多値論理関数の表現のために非常に有用
  46. 46. n 入力積項実現回路を用いた 多値論理関数の合成 R 値 n 入力 R n 個 R-1 個
  47. 47. 提案回路の冗長数系への応用 <ul><li>提案回路の冗長数系への応用例 </li></ul><ul><ul><li>2 進桁上げ保存全加算器           ( 桁上げ伝搬が起きない加算器のひとつ ) </li></ul></ul><ul><ul><li>3 値論理のより回路を構成することができる. </li></ul></ul>2 進桁上げ保存数の加算を行うためのルール 回路のシンボル図
  48. 48. 提案回路の冗長数系への応用 <ul><li>多値論理回路の評価法の確立 </li></ul><ul><ul><li>配置配線の難易 </li></ul></ul><ul><ul><li>セル間配線の量         なども考慮に入れた評価法 </li></ul></ul><ul><li>応用例の評価 </li></ul><ul><ul><li>このサイズの回路の比較で,   従来回路に比べて優れている点   ( 高速性,小面積 )         を見つけるのは難しい </li></ul></ul><ul><ul><li>セル間の配線の減少 (1/2)     設計する回路が大きくなるほど, その効果は大きく,       全体として利点を導き出せる </li></ul></ul>2 進桁上げ保存全加算器
  49. 49. <ul><li>冗長数系を用いた算術演算回路内の,配線削減のために </li></ul><ul><li>多入力可変しきい値回路 (NAND タイプ, NOR タイプ ) </li></ul><ul><ul><li>トランジスタレベルのシミュレーションにより,動作確認 (4 値 2 入力の場合 ) </li></ul></ul><ul><ul><li>レイアウトデザイン -> 約 250 μm × 60 μm </li></ul></ul><ul><ul><li>ポストレイアウト・シミュレーションにより,動作確認 </li></ul></ul><ul><ul><li>( ローム 0.6 μm CMOS プロセス ) </li></ul></ul><ul><li>4 値論理回路の設計,動作確認 </li></ul><ul><ul><li>この回路構成により,各セル間の配線量を, 1/2 に削減 </li></ul></ul><ul><li>冗長数系への応用 </li></ul><ul><ul><li>2 進桁上げ保存全加算器  </li></ul></ul><ul><ul><li>3 値論理回路を用いて設計 -> 配線量 1/2 </li></ul></ul>多入力可変しきい値回路の設計と 冗長数系への応用のまとめ
  50. 50. 結論 2 進数 - 剰余数間の変換回路 多入力可変しきい値回路 通常のディジタルシステムとの 接合部分での回路遅延 配線数,配線長を削減 冗長数系を用いた高性能な算術演算回路を構成 プロセッサ, DSP ,暗号器,復号器の高性能化 提案する技術的アプローチ 克服された問題点
  51. 51. 将来の展望 <ul><li>SD 数表現を用いた剰余数系に基づく, </li></ul><ul><li>  大規模な算術演算回路の設計 </li></ul><ul><li>新しい演算アルゴリズムや新しい数体系の提案 </li></ul><ul><li>高性能な算術演算回路を統一的に記述する理論の体系化 </li></ul>
  52. 53. 剰余数系を用いた演算回路の全体構成
  53. 54. Makino らの実現法 Wei らの実現法 <ul><li>Makino らの実現法では </li></ul><ul><ul><li>上下ビットの配線を入れ替えるだけ </li></ul></ul><ul><ul><li>SD 数の反転演算に </li></ul></ul><ul><ul><li>アクティブデバイスが必要ない </li></ul></ul>SD 数の反転演算 基数 2 の SD 数表現の表現法
  54. 55. Wei らの提案する モジュロ 2 n -1, 2 n +1 SD 加算器 (MSDA) SD 数の反転演算 提案する 2 進数 - 剰余数変換回路 2 進数 - 剰余数変換回路
  55. 56. 多入力可変しきい値関数 NAND タイプ NOR タイプ

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