Teks tersebut membahas tentang rangkaian logika sekuensial sinkron. Secara singkat, teks tersebut menjelaskan: 1. Jenis-jenis flip-flop seperti RS, D, JK, dan toggle flip-flop beserta simbol, diagram logika, dan tabel kebenarannya. 2. Prosedur perancangan dan analisis rangkaian logika sekuensial sinkron menggunakan flip-flop. 3. Konsep penyederhanaan kondisi atau state reduction untuk mengurangi jumlah ke

1. Rangkaian Sekuensial
Pertemuan-6

2. RANGKAIAN LOGIKA
SEKUENSIAL SINKRON
A. PENDAHULUAN
R.Kombinasi
Onal
Flip-Flop
Pulsa Clock
Pulsa Clock
Input Output

3. FLIP-FLOP
1. RS – FF = Reset – Set Flip -Flop
= Bistable
= One Bit Memory
• Simbol RS – FF
RS - FF
S
R
Q
Q

4. • Komponen RS – FF
a.Gerbang NAND
Tabel kebenaran
S
R
Q
Q
I N P U T O U T P U T
R S Q Q’
0 0
0 1
1 0
1 1
1 1
0 1
1 0
Qn Qn’

5. b. Gerbang NOR
Tabel kebenaran
S
R
Q
Q
I N P U T O U T P U T
R S Q Q’
0 0
0 1
1 0
1 1
Qn Qn’
0 1
1 0
0 0

6. 2. CLOCKED RS - FF
• Simbol
• Diagram logika
RS - FF
S
R
Q
Q
Clk
S
R
Q
Q
Clk

7. • Tabel kebenaran
I N P U T O U T P U T
Q S R Q n+1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
1
x
1
0
1
x
x = indeterminate
Qn = PS (Present State)
Qn+1 = NS (Next State)
• Persamaan
karakteristik
Q n + 1 = S + R Q
S R = 0

8. 3. DATA – FF ( D – FF )
• Simbol
• Diagram logika
D - FF
D Q
Q’
Clk
S
Q
Q’
Clk

9. • Tabel kebenaran
• Persamaan karakteristik
4. TOGGLE – FF ( T – FF )
• Simbol
I N P U T O U T P U T
Qn D Q n+1
0 0
0 1
1 0
1 1
0
1
0
1
Q n + 1 = D
T - FF
T Q
Q
Clk

10. • Diagram logika
• Tabel kebenaran
• Persamaan karakteristik
Q n + 1 = T Q’ + Q T’
I N P U T O U T P U T
Q T Q n+1
0 0
0 1
1 0
1 1
0
1
1
0
T
Clk
Q
Q’

11. 5. JK - FF
• Simbol
• Diagram logika
JK - FF
J Q
Q’
K
Clk
J
K
Clk
Q
Q’

12. • Tabel kebenaran
I N P U T O U T P U T
Qn J K Q n+1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
1
1
1
0
1
0
• Persamaan karakteristik
Q n + 1 = J Qn’ + K’ Qn

13. XIII. RANGKAIAN LOGIKA
SEKUENSIAL SINKRON
A. PROSEDUR PERANCANGAN RANGKAIAN
SEKUENSIAL SINKRON
1. Nyatakan diagram keadaan (State diagram),
diagram waktu/alir dalam bentuk tabel
present state dan next state, kemudian
merubah tabel tersebut menjadi tabel
eksitasi.
2. Memilih jenis FF untuk menentukan
persamaan moore atau meely atau eksitasi
dengan metode peta K.
3. Menggambar rangkaian sekuensial sinkron
yang dihubungkan sistem clock ke semua FF
agar semua serempak terkontrol.

14. CONTOH 1
Rancang rangkaian sekuensial sinkron
menggunakan JK-FF untuk state tabel sbb.
Present State Next State
A B X = 0 X = 1
0 0
0 1
1 0
1 1
A
0
1
1
1
B
0
0
0
1
A
0
0
1
0
B
1
1
1
0

15. LANJUTAN ………
Tabel eksitasi dengan JK - FF
PS INPUT NS INPUT JK - FF
A B X A B JA KA JB KB
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
0
1
0
1
0
1
0
1
0 0
0 1
1 0
0 1
1 0
1 1
1 1
0 0
0 X
0 X
1 X
0 X
X 0
X 0
X 0
X 1
0 X
1 X
X 1
X 0
0 X
1 X
X 0
X 1

16. Lanjutan ……..
Persamaan karakteristik
JA = BX’ JB = X
KA = BX KB = A’X’ + AX = A xnor X
Gambar rangkaian logika
Q Q
K J
B
Q Q
K J
A
A’ A B’
B
X
CLK

17. B. PROSEDUR ANALISIS RANGKAIAN
SEKUENSIAL SINKRON
1. Tentukan variabel keadaan Flip - Flop
2. Tentukan persamaan eksitasi Flip-Flop
3. Persamaan output Next State dapat
diperoleh dari tabel dan persamaan
karakteristik (D – FF, T – FF, JK – FF
dan RS – FF)
4. Tentukan tabel transisi menggunakan
peta - K
5. Buat diagram keadaan (state Diagram)

18. Contoh …….
Analisa dan buatlah diagram keadaan untuk
rangkaian logika sbb.
X
Y1
D1
D-FF
D2
D-FF
Y1
Y2
Y2
Z
CLOCK
1
2

19. Lanjutan ……..
Persamaan eksitasi
D1 = Y1 Y2 X
D2 = X + Y1 Y2
Z = Y1.Y2.X
Persamaan output Next State ( Ingat
persamaan karakteristik untuk D – FF
(Q n + 1 = D )
Y1 (n + 1) = D1 = Y1 Y2 X
Y2 (n + 1) = D2 = X + Y1 Y2

20. Lanjutan ……..
Tabel Transisi
01 , 0
00 , 0
10
01 , 1
00 , 0
11
01 , 0
11 , 0
01
01 , 0
00 , 0
00
1
0
Y1Y2/X Y1Y2/X 0 1
a 00 a , 0 b , 0
b 01 c , 0 b , 0
c 11 a , 0 b , 1
d 10 a , 0 b , 0
Z
Y2 (n + 1)
Y1 (n + 1)

21. STATE DIAGRAM
b
c
a
d
State redudant
(keadaan berlebih)
0/0
0/0
0/0
1/0
0/0
1/1
1/0
1/0

22. Contoh 2.
Analisa dan buatlah diagram keadaan untuk
rangkaian logika sbb.
Z
J2
K2
J1
K1
X Y1
Y1
Y2
Y2
CLK

23. Jawab.
Langkah 1/2
Variabel keadaan pers. Eksitasi
J1 = Y2(n)X
K1 = Y2(n)
J2 = X
K2 = X’
Z = Y1(n)Y2(n) output
input

24. Langkah 3
Pers. Output NS (JK – FF)
Y1(n+1) = Y1(n) (Y2(n))” + Y1(n) Y2(n)X
= Y1(n) Y2(n) + (Y1(n))’ Y2(n)X
Y2(n+1) = Y2(n) (X)” + Y2(n)X
= Y2(n)X + (Y2(n))’ X
= X
Qn+1 = QnK’ + Qn’

25. Langkah 4
Peta K tabel transisi
Y1nY2n/X X = 0 X = 1
00 00,0 01,0
01 00,0 11,0
11 10,0 11,0
10 00,1 01,0
X
Y1Y2
0 1
a a,0 b,0
b a,0 c,0
c d,0 c,0
d a,1 b,1
Y1(n+1)
Y2(n+1)
Z

26. Langkah 5
Diagram keadaan
b
c
a
d
0/0
0/0
0/0
1/0
1/0
1/0
1/1
0/1

27. Latihan…….
Buat diagram rangkaian sekuensial sinkron
D1
D2
Y1
Y1’
Y2
Y2’
X
Z
CLK

28. Jawaban.
01
00
0/0
11
10
1/0
1/0
1/0
1/0
0/1
0/1
0/1
X
Z

29. RANGKAIAN LOGIKA SEKUENSIAL
SINKRON
A. PENYEDERHANAAN KONDISI ( STATE
REDUCTION )
State reduction adalah prosedur untuk
melakukan penyederhanaan didasarkan
pada algoritma bahwa dua keadaan (state)
dalam tabel keadaan (state table) dapat
digabungkan menjadi satu, jika dapat
ditunjukkan bahwa mereka sama.
Dua keadaan (state) disebut sama jika
untuk setiap kombinasi input yang
mungkin menghasilkan output sama
menuju ke keadaan berikut (next state)
yang sama

30. B. ALGORITMA STATE REDUCTION
State Diagram
State Table
Implication Table
State Table Hasil Reduksi
State Diagram Hasil Reduksi

31. CONTOH 1
Diinginkan state diagram ini dapat di
sederhanakan state/kondisinya.
b
a
d e
0/0
0/0
1/1
1/0
0/1
1/0
0/1
1/1
1/1
c
0/1
State Diagram

32. Lanjutan ………
Jawab
Present State
Next State Output
X = 0 X =1 X = 0 X = 1
a
b
c
d
e
b d
e c
c b
b d
e c
0 1
1 0
1 1
0 1
1 0
State Table

33. Lanjutan ……
Dari Implication table diperoleh State
reduction sbb.
( a,d ) ( b,e ) ( c ) atau
a = d
b = e
X
X
v
X
X
X
v
X
X X
b
c
d
e
X = Kondisi State
yang tidak sama
V = Kondisi State
yang sama

34. Lanjutan ……..
Present
State
Next State
X = 0 X =1
Output
X = 0 X = 1
a
b
c
b a
b c
c b
0 1
1 0
1 1
State Table Hasil Reduksi

35. Lanjutan ……..
b
a
c
0/0
1/0
0/1
1/1
0/1
State Diagram Hasil Reduksi