數位邏輯

1. 數位邏輯（含實習）
一本2合1 對付統測1本就搞定
完整重點整理 統測複習絕無遺漏
最適試題模式 老師先講解 學生再練習
複習講義
掌握
張晉銘 編著
NT.350元 #4
3585

2. 編輯大意
如何使用本書
賞握→精讀→複習
掌握：先了解每章的“學習重點”與“命題趨勢”，掌握本章節在統測的命題重點與題數
分布。
精讀：依序詳讀各章節以圖表化呈現的“重點”，並練習“老師講解”與“學生練習”的
經典試題，建立正確、清晰的觀念。
複習：演練“綜合實力評量”的精選試題與歷屆統測試題，加深印象、精進解題技巧。
本書特色
統測命題分布
立即掌握統測命題趨勢與重點。
圖表化整理
以圖表化歸納分析，一目了然，加深學習印象，釐清概念。
精選範例
循序漸進精選不同深度的例題，舉一反三，提升解題技巧。
歷屆試題
最完整的收納統測歷屆試題，鑑往知來，加強實力。
試題解析別冊
搭配詳盡解析步驟，邁向高分，再創巔峰！
1

3. 2
第 1 章 概論 1
●●1-1 數量的表示法 1
●●1-2 數位信號與類比信號 3
●●1-3 邏輯準位與脈波準位 5
●●1-4 積體電路（IC）簡介 8
綜合實力評量 11
第 2 章 數字系統 13
●●2-1 各種進制表示法 13
●●2-2 各種數目系統間的轉換 17
●●2-3 補數 25
●●2-4 數目系統加／減法 32
●●2-5 其他常用的數字碼 36
綜合實力評量 44
第 3 章 基本邏輯閘與真值表 49
●●3-1 基本邏輯閘 49
●●3-2 正邏輯閘與負邏輯閘的互換 63
●●3-3 基本的實習儀器與接線方法 65
●●3-4 TTL 邏輯族 70
●●3-5 CMOS 邏輯族 86
綜合實力評量 97
次
目

4. 3
第 4 章 布林代數與笛摩根定理 113
●●4-1 布林代數特質與基本運算 113
●●4-2 布林代數基本定理與假說 114
●●4-3 笛摩根定理 116
綜合實力評量 124
第 5 章 布林代數的化簡與實現 131
●●5-1 布林代數的正規式 131
●●5-2 布林代數演算法化簡 136
●●5-3 卡諾圖 138
綜合實力評量 151
第 6 章 組合邏輯應用 157
●●6-1 組合邏輯的設計 157
●●6-2 加法器／減法器 159
●●6-3 解碼器與編碼器 167
●●6-4 多工器與解多工器 179
●●6-5 唯讀記憶體、可抹去式記憶體之應用 191
●●6-6 可程式邏輯元件 193
綜合實力評量 223
第 7 章 正反器 233
●●7-1 循序邏輯 233
●●7-2 正反器 236
綜合實力評量 254
第 8 章 循序邏輯設計 261
●●8-1 建立與化簡狀態圖、狀態表 261
●●8-2 循序邏輯設計 269
綜合實力評量 273

5. 4
第 9 章 循序邏輯應用 275
●●9-1 計數器 275
●●9-2 漣波（非同步）計數器 276
●●9-3 同步計數器 283
●●9-4 移位暫存器／移位計數器 291
●●9-5 環狀計數器 293
●●9-6 強生計數器 295
●●9-7 常見的 TTL 非同步（漣波）計數器 IC 298
●●9-8 常見的 TTL 同步計數器 IC 305
●●9-9 常見的移位暫存器、環狀計數器 IC 309
●●9-10 邏輯閘振盪電路 314
綜合實力評量 316

6. 6 組合邏輯應用
第 6 章 組合邏輯應用 157
學習目標
學習重點 本章所有元件，都為重點，必須再三加以詳讀。
命題趨勢
統測每年會從本章的範圍中出 6 ～ 7 題，占數位邏輯成績的 30% ～ 35% 左右，
為本考科之最。
理論部分
6-1 組合邏輯的設計
重點一 組合邏輯的設計步驟
1. 組合邏輯
特性
(1) 由基本邏輯閘組成，沒有回授電路與記憶元件。
(2) 輸出為輸入狀態的函數，即輸出狀態的改變，完全由當時的輸入決定，與前一
次的輸出狀態無關。
(3) 若組合邏輯電路有 n 個輸出，就有 n 個布林函數與之對應。
概念圖
將輸入變數 A，B 的值，代入以布林代數式 F（A，B）所描述的組合邏輯電路中，
即可得到輸出變數 F 的狀態，與前一次的輸出狀態無關。

7. 第 6 章 組合邏輯應用158
2. 組合邏輯的設計步驟
(l) 了解題意與電路的需求。
(2) 確定輸入與輸出變數的個數，給予變數名稱，並定義變數值 0 與 1 所代表的意義。
(3) 依題意建立輸入與輸出關係的真值表。
(4) 依據真值表，化簡布林函數。
(5) 實現電路。
1
設計一個單一位元數位比較器，位元 A 與另一
位元 B 比較。
(l)A ＞ B 時，輸出 F1 ＝ 1
(2)A ＝ B 時，輸出 F2 ＝ 1
(3)A ＜ B 時，輸出 F3 ＝ 1
解 (1) 輸入變數共有 2 個，以 A 及 B 表示，
而輸出函數共有 3 個，以 F1、F2 與 F3
表示。
(2) 真值表：
A B F1 F2 F3
0 0
0 1
1 0
1 1
0 1 0
0 0 1
1 0 0
0 1 0
(3) 化簡布林函數
F1（A，B）＝ AB
F3（A，B）＝ AB
F2（A，B）＝ A B ＋ AB ＝ A ⊕ B
＝ AB ＋ AB ＝ F1 ＋ F2
(4) 電路圖：
設計一個 A、B、C 的 3 人表決器，絕對多數
贊成時，F 輸出為 1，表示此案件通過，否則 F
輸出為 0。請以 POS 最簡式表示之。
解 (1) 輸入變數共有 3 個，以 A、B 及 C 表示，
而輸出函數共有 1 個，以 F 表示。
(2) 泝 當輸入變數值為 l 時，表示個人贊成
此案件，若為 0 表示不贊成。
沴 輸出變數值 l 時，表示此案件通過，
若為 0 表示沒有通過。
(3) 依題意列真值表
A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
0
1
0
1
1
1
(4) 化簡布林函數
F ＝（A ＋ B）（B ＋ C）（C ＋ A）
(5) 電路圖：

8. 6
第 6 章 組合邏輯應用 159
6-2 加法器 / 減法器
重點二 半加器（half adder，HA）
說明
不考慮較低位元送來的進位，而只考慮單一位元的被加數及加數運算，執行結果會
產生和（sum）與進位（carry）的加法電路。
A
＋ B
C S
省略較低位
元的進位
和進位
真值表
A B C S
0 0
0 1
1 0
1 1
0 0
0 1
0 1
1 0
布林函數
和 S 進位 C
S（A，B）＝ AB ＋ AB C（A，B）＝ AB
＝ A ⊕ B
電路圖與
符號
(a) 半加器的電路圖 (b) 半加器的符號

9. 第 6 章 組合邏輯應用160
2
設以 A、B 兩個符號代表輸入，以 S 代表和，
C 代表進位，下列有關半加器（Half-Adder）的
敘述何者錯誤？
(A) S ＝ AB ＋ AB
(B) 當兩個輸入均為 1 時， S ＝ 1
(C) 只能做 2 個 1 位元的相加
(D) S ＝ A ⊕ B。
解 選 (B)，當 A ＝ B ＝ 1 時，
S ＝ A ⊕ B ＝ 1 ⊕ 1 ＝ 0
C ＝ A．B ＝ 1．1 ＝ 1
如圖所示之電路，A、B 為輸入，C、D 為輸出，
則此電路的功能是 (A) 全加器 (B) 半加器
(C) 全減器 (D) 半減器。
解 選 (B)，D ＝ A ⊕ B，與半加器的「和」相
符。
C ＝ A B，與半加器的「進位」相符
故為半加器電路。
( D ) 1. 若半加器之兩輸入端為 A 及 B，輸出為 S，進位為 C，則下列何者錯誤？ (A)S ＝ AB
＋ AB (B)C ＝ AB (C)S ＝ A ⊕ B (D)C ＝ A ＋ B。
( C ) 2. 以下所示哪一種可以組成半加器？ (A)XOR 與 OR (B)XOR 與 NOT (C) XOR 與
AND (D) XOR 與 NOR。
( A ) 3. 如圖(1)所示之電路，A和B 為其輸入，S和C為其輸出，則此電路應為 (A)半加器 (B)
半減器 (C) 全減器 (D) 全加器。
圖 (1)
*
*

10. 6
第 6 章 組合邏輯應用 161
重點三 全加器（full adder，FA）
1. 設計程序
說明
能執行 2 個 1 位元及前一位元所產生的進位位元（共 3 位元）數目相加，執行結果
會產生和與進位的加法電路。
Cn － 1
An
＋ Bn
Cn Sn
較低位元的進位
Cn － 1 也一併加起
來。
和進位
真值表
Cn － 1 An Bn Sn Cn
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
布林函數
和 Sn 進位 Cn
Sn（An，Bn，Cn － 1） ＝ Cn － 1AnBn ＋ Cn － 1AnBn ＋ Cn － 1AnBn ＋ Cn － 1AnBn
＝ Cn － 1 ⊕ An ⊕ Bn
Cn（An，Bn，Cn － 1）＝ Cn － 1AnBn ＋ Cn － 1AnBn ＋ Cn － 1AnBn ＋ Cn － 1AnBn
＝ AnBn ＋ BnCn － 1 ＋ Cn － 1An
電路圖與
符號
(a) 全加器的電路圖 (b) 全加器的符號

11. 第 6 章 組合邏輯應用162
2. 由 2 個半加器組合成全加器
推導
Cn ＝ Cn － 1AnBn ＋ Cn － 1AnBn ＋ Cn － 1AnBn ＋ Cn － 1AnBn
＝ Cn － 1（AnBn ＋ AnBn）＋ AnBn（Cn － 1 ＋ Cn － 1）
＝ Cn － 1（An ⊕ Bn）＋ AnBn
電路圖與
方塊圖
(a) 由兩個半加器組成 1 個全加器
(b) 用半加器符號與 OR 閘組合成的全加器
(c) 利用笛摩根定理轉換成 XOR 與 NAND 閘組成的全加器
※ 多位元加法器請參閱實習部分
3
如圖所示之邏輯閘，其功能為何種系統？ (A)
半加法器 (B) 全加法器 (C) 全減法器 (D)
比較器。
解 選 (B)，由 2 個半加器（如虛線所示）及 1
個 OR 閘可組成 1 個全加器。
如圖邏輯電路為 (A) 半加法器 (B) 全加法器
(C) 計數器 (D) 減法器。
解 選 (B)，Sn ＝ Cn － 1 ⊕ An ⊕ Bn
Cn ＝ AnBn ＋ BnCn － 1 ＋ Cn － 1An
故為一全加器。

12. 6
第 6 章 組合邏輯應用 163
( B ) 1. 假設全加器的輸入訊號為 A、B、Cin，輸出訊號為 S（和），Cout（進位），令 P ＝
A ⊕ B，G ＝ A．B，試問下列敘述何者正確？ (A)S ＝ P Cin，Cout ＝ G ⊕ P．Cin (B)S
＝ P ⊕ Cin，Cout ＝ G ＋ P．Cin (C)S ＝ G Cin，Cout ＝ G ＋ P．Cin (D)S ＝ P．Cin，Cout ＝
G ＋ P．Cin。
( A ) 2. 如圖 (1) 所示，為一全加器，若 Cn － 1 ＝ An ＝ Bn ＝ 0，則 (A)Sn ＝ 0，Cn ＝ 0 (B)Sn ＝ 1，
Cn ＝ 0 (C)Sn ＝ 0，Cn ＝ 1 (D)Sn ＝ 1，Cn ＝ 1。
圖 (1)
( D ) 3. 承上題，若 Cn － 1 ＝ An ＝ Bn ＝ 1，則 (A)Sn ＝ 0，Cn ＝ 0 (B)Sn ＝ 1，Cn ＝ 0 (C)Sn ＝ 0，
Cn ＝ 1 (D)Sn ＝ 1，Cn ＝ 1。
( B ) 4. 幾個半加器可以組成 1 個全加器 (A)1 個 (B)2 個 (C)3 個 (D)4 個。
( D ) 5. 3 位元全加法器（Full Adder），其進位 Cn ＝ AnBn ＋ BnCn － 1 ＋ Cn － 1An，請問其總和 Sn
應為 (A)Cn － 1．An ＋ Bn (B)Cn － 1 ＋ An．Bn (C)Cn － 1．An．Bn (D)Cn － 1 ⊕ An ⊕ Bn。
重點四 半減器（half subtractor，HS）
說明
不考慮較低位元之前的借位，而只考慮一位元的被減數及減數運算，執行結果會產
生差（difference）與向較高位元借位（borrow）的減法電路。
X
－ Y
D
不考慮較低
位元的借位
差
向較高位
元借位 B
真值表
X Y B D
0 0
0 1
1 0
1 1
0 0
1 1
0 1
0 0
布林函數
差 D 借位 B
D（X，Y）＝ XY ＋ XY B（X，Y）＝ XY
＝ X ⊕ Y
*

13. 第 6 章 組合邏輯應用164
電路圖與
符號
(a) 半減器的電路圖 (b) 半減器的符號
4
如圖電路為一 (A) 全加器 (B) 全減器 (C) 半
加器 (D) 半減器。
解 選 (D)，D ＝ AB ＋ AB ＝ A ⊕ B
C ＝ AB
為半減器的布林函數
半減器要執行 X－Y 的動作，則其差 D 的輸出
布林函數為 (A)X ⊕ Y (B)X．Y (C)X ⊕ Y
(D)X ⊕ Y。
解 D ＝ XY ＋ XY ＝ X ⊕ Y
( C ) 1. 半減器的借位 B 輸出布林函數為 (A)AB (B)A ⊕ B (C)AB (D)A ＋ B。
( D ) 2. 半減器比半加器的電路多出了何種邏輯閘？ (A)AND (B)OR (C)XOR (D)NOT
gate。
( B ) 3. 下列邏輯閘，何者並未出現在半減器電路之中？ (A)AND (B)OR (C)XOR (D)NOT
gate。
重點五 全減器（full subtractor，FS）
1. 設計程序
說明
能考慮較低位元借走的借位、向較高位元借位的 2 進制減法電路。
Xn
－ Yn
Dn
較低位元的
借位 Bn － 1
差 Xn － Yn － Bn － 1
向 較 高 位
元借位 Bn
*
*

14. 6
第 6 章 組合邏輯應用 165
真值表
Xn Yn Bn － 1 Bn Dn
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 1 0
1 0 0 0 1
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
布林函數
差 Dn 借位 Bn
Dn（Xn，Yn，Bn － 1）＝ XnYnBn － 1 ＋ XnYnBn － 1 ＋ XnYnBn － 1 ＋ XnYnBn － 1
＝ Xn ⊕ Yn ⊕ Bn － 1
Bn（Xn，Yn，Bn － 1）＝ XnYnBn － 1 ＋ XnYnBn － 1 ＋ XnYnBn － 1 ＋ XnYnBn － 1
＝ XnYn ＋ XnBn － 1 ＋ YnBn － 1
電路圖與
符號
(a) 全減器的電路圖 (b) 全減器的符號
2. 由 2 個半減器組合成全減器
推導
Bn（Xn，Yn，Bn － 1）＝ XnYnBn － 1 ＋ XnYnBn － 1 ＋ XnYnBn － 1 ＋ XnYnBn － 1
＝ XnYn（Bn － 1 ＋ Bn － 1）＋ Bn － 1（XnYn ＋ XnYn）
＝ XnYn ＋ Bn － 1（Xn ⊕ Yn）
電路圖與
方塊圖 (a) 由兩個半減器組成一個全減器
(b) 用二個半減器符號與 OR 閘組合成的全減器

15. 第 6 章 組合邏輯應用166
3. 由半加器與半減器組合成全減器
推導
Bn（Xn，Yn，Bn － 1）＝ XnYnBn － 1 ＋ XnYnBn － 1 ＋ XnYnBn － 1 ＋ XnYnBn － 1
＝ Xn（YnBn － 1 ＋ YnBn － 1）＋ YnBn － 1（Xn ＋ Xn）
＝ Xn（Yn ⊕ Bn － 1）＋ YnBn － 1
電路圖與
方塊圖
(a) 由半加器與半減器組合成一個全減器
(b) 用半加器、半減器符號與 OR 閘組合成的全減器
※ 多位元減法器請參閱實習部分
5
Xn 代表被減數，Yn 為減數，Bn － 1 為前一級的
借位，則此全減法器的借位輸出為
(A)Xn ⊕ Yn ⊕ Bn － 1
(B)XnYn ＋ XnBn － 1 ＋ YnBn － 1
(C)Xn．Bn － 1 ⊕ Yn ⊕ Bn － 1
(D)XnYn ＋ XnBn － 1 ＋ YnBn － 1。
解 選 (D)，Bn（Xn，Yn，Bn － 1）＝
XnYnBn － 1 ＋ XnYnBn － 1 ＋ XnYnBn － 1 ＋
XnYnBn － 1
＝ XnYn ＋ XnBn － 1 ＋ YnBn － 1
被 減 數 X， 減 數 Y， 借 位 輸 入 Z， 則
此 全 減 法 器 的 借 位 輸 出 為 (A)XY
＋ X Z ＋ Y Z ( B ) X Y ＋ X Z ＋ Y Z
(C)X ⊕ Y ⊕ Z (D)X ⊙ Y ⊕ Z。
解 選 (A)，全減法器的差輸出 X ⊕ Y ⊕ Z
全減法器的借位輸出 XY ＋ XZ ＋ YZ
( C ) 1. 減法器和加法器的差別只在及閘的輸入端多加 1 個 (A)OR (B)AND (C)NOT (D)
NAND。
( C ) 2. 如圖 (1) 所示，整個電路的功能為 (A) 全加器 (B) 半加器 (C) 全減器 (D) 半減器。
圖 (1)
*
*

16. 6
第 6 章 組合邏輯應用 167
( C ) 3. 如圖 (2) 所示，整個電路的功能為 (A) 全加器 (B) 半加器 (C) 全減器 (D) 半減器。
圖 (2)
6-3 解碼器與編碼器
功能
解碼器乃將 2 進制碼轉換為其他進制碼的電路，而編碼器是將其他進制碼轉換為 2 進
制碼的電路。
應用
人類習慣使用 10 進制的資料，但數位電路的資料輸入、輸出均使用 2 進制。因此，
若以 10 進制對數位電路作輸入，且以 10 進制輸出，就必須在電路的輸入加裝編碼器
（Encoder），而在電路的輸出加裝解碼器（Decoder）。
*

17. 第 6 章 組合邏輯應用168
重點六 解碼器（decoder）
1. 概念
符號
說明
(1) 具有 N 條輸入線及 M 條輸出線的解碼器方塊圖，每個輸入信號都有 2 種
可能（0 或 1）的狀態，所以 N 個輸入端就有 2N
種輸入組合。也就是說，
M ≦ 2N
。
(2) M ＝ 2N
，稱為全解碼器（full decoder）：如 74138，74139
M ＜ 2N
，稱為部分解碼器（partial decoder）：如 7442
分類
能將 N 位元輸入信號轉換成 M 條輸出信號，且每條輸出線僅在其相對應的輸
入信號組合出現在輸入端時，才會進入激發狀態（activated state），也就是與
其他的輸出端處於不同的狀態。可分為
(1) 高態輸出：對應輸出為 1，其餘輸出為 0
(2) 低態輸出：對應輸出為 0，其餘輸出為 1
2. 2×4 解碼器（高態輸出）
真值表
B A Y0 Y1 Y2 Y3
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1
(1) 在每種輸入的組合下，輸出端只有一個被對應為 1
（激發狀態），其餘的皆為 0。
(2) 從表中，很容易看出，只有當 BA ＝ 00 時，Y0 才
為 1，其餘的輸入狀態，Y0 皆為 0。所以 Y0 至 Y3
的布林式分別為 Y0 ＝ BA、Y1 ＝ BA、Y2 ＝ BA
及 Y3 ＝ BA。
電路與方塊圖
(a)2 線對 4 線解碼器的電路 (b) 2 線對 4 線解碼器的方塊圖

18. 6
第 6 章 組合邏輯應用 169
3. 2×4 解碼器（低態輸出）
真值表
B A Y0 Y1 Y2 Y3
0 0 0 1 1 1
0 1 1 0 1 1
1 0 1 1 0 1
1 1 1 1 1 0
(1) 在每種輸入的組合下，輸出端只有一個輸出被對
應為 0（激發狀態），其餘皆為 1。
(2) 從表中，很容易看出，只有當 BA ＝ 00 時，Y0 才
為 0，其餘的輸入狀態，Y0 皆為 1。所以 Y0 至 Y3
的布林式分別為 Y0 ＝ BA、Y1 ＝ BA、Y2 ＝ BA
及 Y3 ＝ BA。
電路與方塊圖
(a)2 線對 4 線解碼器的電路 (b) 2 線對 4 線解碼器的方塊圖
4. 3×8 解碼器（高態輸出）
真值表
C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
0 0 0 1 0 0 0 0 0 0 0
0 0 1 0 1 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0
0 1 1 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 1 0 0 0
1 0 1 0 0 0 0 0 1 0 0
1 1 0 0 0 0 0 0 0 1 0
1 1 1 0 0 0 0 0 0 0 1
電路與方塊圖
(a)3×8 解碼器的電路 (b) 3×8 解碼器的方塊圖

19. 第 6 章 組合邏輯應用170
5. 3×8 解碼器（低態輸出）
真值表
C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
0 0 0 0 1 1 1 1 1 1 1
0 0 1 1 0 1 1 1 1 1 1
0 1 0 1 1 0 1 1 1 1 1
0 1 1 1 1 1 0 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
1 0 1 1 1 1 1 1 0 1 1
1 1 0 1 1 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 1 0
電路與方塊圖
(a)3×8 解碼器的電路 (b) 3×8 解碼器的方塊圖
6
如圖所示，若 A 為 MSB，C 為 LSB，則此布
林代數式的 SOP 最簡式為何？
解 F（A，B，C）＝Y0＋Y1＋Y4＋Y5
＝ Σm（0，1，4，5）
故 F ＝ B
如圖所示電路，其功能為 (A) 全加器 (B) 全減
器 (C) 編碼器 (D) 經過擴充的 4×16 解碼器。
解 選 (A)，X（A，B，C）＝ Σ（1，2，4，7）
＝ A BC ＋ ABC ＋ ABC ＋ ABC
＝ C ⊕ A ⊕ B 為全加器的和
Y（A，B，C）＝ Σ（3，5，6，7）
＝ ABC ＋ ABC ＋ ABC ＋ ABC
＝ AB ＋ BC ＋ CA 為全加器的進位

20. 6
第 6 章 組合邏輯應用 171
( B ) 1. 如圖 (1) 所示電路，其功能為 (A) 全加器 (B) 全減器 (C) 編碼器 (D) 經過擴充的
4×16 解碼器。
圖 (1)
( B ) 2. 如圖 (2) 所示電路，其 F 輸出為 (A)AB (B)A (C)B (D)A ⊕ B。
圖 (2) 圖 (3)
( B ) 3. 如圖 (3) 所示電路，其 F 輸出為 (A)AB (B)1 (C)B (D)A ⊕ B。
6. 具致能控制輸入端的解碼器
(1) 有些 IC 包含 1 個或多個致能（enable，以 E 或 G 代表）輸入端來控制電路的動作。
(2) 利用致能輸入端可以將多個解碼器組合在一起，擴充成較大規模的解碼器（往後的編碼器、
多工器及解多工器都可以採此方法擴充）。
說明
泝 當致能輸入端 E 為 1 時（禁能），解碼器所有的輸出端（Y0…Y3）均為 1，
此時輸出狀態與輸入信號無關。
沴 當致能輸入端 E ＝ 0 時（致能），則該電路為一種輸出激發狀態為 0（低態
輸出）的解碼器。
真值表
E B A Y0 Y1 Y2 Y3
1 × × 1 1 1 1
0 0 0 0 1 1 1
0 0 1 1 0 1 1
0 1 0 1 1 0 1
0 1 1 1 1 1 0
*
*
*

21. 第 6 章 組合邏輯應用172
電路與
方塊圖
註
(1)IC 輸入接腳可區分為資料接腳與控制接腳，在輸入控制接腳的小圓圈代表該功能為「低態動作」，若
輸入控制接腳外沒畫小圓圈代表該功能為「高態動作」。
(2)IC 輸出接腳的小圓圈代表「經過反相（NOT）後輸出」。
(3)正反器時脈輸入接腳的小圓圈代表「負緣觸發」。
7. 解碼器的擴充
(1) 全解碼器擴充所需數量的計算方法
若要以 n×m 的解碼器擴充成 a×b 的解碼器（其中，m ＝ 2n
且 b ＝ 2a
），方法如下：
泝 用 b 除以 m 的連除法計算，直至商數小於 m 為止。
沴 過程中將每次計算得到的商數加總起來。
沊 若最後的商數大於 1，則必須再將商數加總加 1，但若只除 1 次，則省略此步驟。
7
若要以 2×4 的解碼器擴充成 6×64 的解碼器，
需要幾個同類型的 2×4 解碼器？
解 b ＝ 64、m ＝ 4
644
4
4
16
4
1
需要 16 ＋ 4 ＋ 1 ＝ 21 個 2×4 的解碼器
若要以 2×4 的解碼器擴充成 5×32 的解碼器，
需要幾個同類型的 2×4 解碼器？
解 b ＝ 32、m ＝ 4
324
4 8
2 連除了 2 次，且最後
商數大於 1，必須再
將商數加總加 1
需要 8 ＋ 2 ＋ 1 ＝ 11 個 2×4 的解碼器

22. 6
第 6 章 組合邏輯應用 173
(2) 解碼器的擴充接法
以 2×4 的解碼器擴充成 3×8 的解碼器
解碼器擴充所需數量
84
2
只除 1 次，商數不需加 1，
故只需 2 個 2×4 的解碼器即可
C ＝ 0 解碼器 0 致能
C ＝ 1 解碼器 1 致能
以 3×8 的解碼器擴充成 4×16 的解碼器
解碼器擴充所需數量
168
2
只除 1 次，商數不需加 1，故只
需 2 個 3×8 的解碼器即可
D ＝ 0 解碼器 0 致能
D ＝ 1 解碼器 1 致能

23. 第 6 章 組合邏輯應用174
以 2×4 的解碼器擴充成 4×16 的解碼器
解碼器擴充所需數量
164
4 4
1
4 ＋ 1 ＝ 5
需 5 個 2×4 的解碼器
DC ＝ 00 解碼器 0 致能
DC ＝ 01 解碼器 1 致能
DC ＝ 10 解碼器 2 致能
DC ＝ 11 解碼器 3 致能
※ 有關解碼器的相關 IC，請參閱實習部分
( A ) 1. 若要以 3×8 的解碼器擴充成 6×64 的解碼器，需要幾個同類型的 3×8 解碼器？ (A)9
個 (B)10 個 (C)11 個 (D)12 個。
( B ) 2. 若要以 2×4 的解碼器擴充成 6×64 的解碼器，需要幾個同類型的 2×4 解碼器？ (A)20
個 (B)21 個 (C)22 個 (D)23 個。
( D ) 3. 若要以 3×8 的解碼器擴充成 4×16 的解碼器，需要幾個同類型的 3×8 解碼器？ (A)5
個 (B)4 個 (C)3 個 (D)2 個。
*
*
*

24. 6
第 6 章 組合邏輯應用 175
重點七 編碼器（encoder）
1. 概念
符號
說明
(1) 將其他進制的數字轉換成適合電路處理的 2 進制數碼電路。
(2) 若有 M 個輸入端，每次最多只能有 1 個輸入端被激發，有高態激發與低態
激發 2 種型態。
(3) M ≦ 2N
。
2. 4×2 編碼器（高態激發）
真值表與
布林函數
A3 A2 A1 A0 Q1 Q0
0 0 0 1 0 0
0 0 1 0 0 1
0 1 0 0 1 0
1 0 0 0 1 1
Q0 ＝ A1 ＋ A3
Q1 ＝ A2 ＋ A3
電路與方塊圖
(a) 4×2 編碼器的電路 (b) 4×2 編碼器的方塊圖

25. 第 6 章 組合邏輯應用176
3. 8×3 編碼器（高態激發）
真值表與布林
函數
A7 A6 A5 A4 A3 A2 A1 A0 Q2 Q1 Q0
0 0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 0 1 0 0 0 1
0 0 0 0 0 1 0 0 0 1 0
0 0 0 0 1 0 0 0 0 1 1
0 0 0 1 0 0 0 0 1 0 0
0 0 1 0 0 0 0 0 1 0 1
0 1 0 0 0 0 0 0 1 1 0
1 0 0 0 0 0 0 0 1 1 1
Q0 ＝ A1 ＋ A3 ＋ A5 ＋ A7
Q1 ＝ A2 ＋ A3 ＋ A6 ＋ A7
Q2 ＝ A4 ＋ A5 ＋ A6 ＋ A7
電路與方塊圖
(a) 8×3 編碼器的電路 (b) 8×3 編碼器的方塊圖
8
有一高態激發 8×3 編碼器，若輸出 Q2Q1Q0 ＝
101，則其輸入端 A7A6A5A4A3A2A1A0 ＝？
解 輸出 Q2Q1Q0 ＝ 101(2) ＝ 5(10)
則其輸入端應為
A7A6A5A4A3A2A1A0 ＝ 00100000
有 一 高 態 激 發 8×3 編 碼 器， 若 輸 入 端
A7A6A5A4A3A2A1A0 ＝ 00010000， 則 其 輸 出
Q2Q1Q0 ＝？
解 ∵只有 A4 ＝ 1，其餘輸入為 0
∴輸出為相對應的 2 進制 Q2Q1Q0 ＝ 100
( A ) 1. 如圖 (1) 所示為 4×2 編碼器電路，其輸入端接腳與內部邏輯閘之間為「空接」狀態的是
(A)A0 (B)A1 (C)A2 (D)A3。
圖 (1)
( B ) 2. 承第 1 題，Q0 的布林函數應為 (A)A2 ＋ A3 (B)A1 ＋ A3 (C)A0 ＋ A1 (D)A2 ＋ A3。
( B ) 3. 每次最多只能有 1 個輸入端被激發，且輸入端的線數多於輸出端線數的是 (A) 解碼器
(B) 編碼器 (C) 全加器 (D) 全減器。
*
*
*

26. 6
第 6 章 組合邏輯應用 177
4. 矩陣編碼器（matrix encoder）
分類 高態控制輸出 低態控制輸出
電路圖
說明
當開關「ON」，其對應的輸出端透過導
通的二極體（視為短路）連至 VCC，故輸
出為 1。上圖二極體矩陣編碼器電路中，
若 SW6「ON」則輸出端 Q2Q1Q0 ＝ 110。
當開關「ON」，其對應的輸出端透過導
通的二極體（視為短路）連至 GND，故
輸出為 0。上圖二極體矩陣編碼器電路中，
若 SW6「ON」則輸出端 Q2Q1Q0 ＝ 110。
※ 有關優先編碼器與更多編碼器 IC 知識，請參閱實習部分

27. 第 6 章 組合邏輯應用178
9
如圖，矩陣編碼器 Q2 的布林代數為 (A)SW1
＋ SW2 ＋ SW3 (B)SW2 ＋ SW3 ＋ SW4 (C)
SW1 ＋ SW3 ＋ SW5 (D)SW2 ＋ SW4 ＋ SW6。
解 選 (D)，當 SW2 或 SW4 或 SW6 導通時，Q2
輸出為 1，所以布林代數為 Q2 ＝ SW2 ＋
SW4 ＋ SW6。
如圖所示為二極體矩陣編碼器，若將 7 號的開
關按下時，則 DCBA ＝？ (A)1011 (B)1100
(C)1101 (D)0011。
解 選 (A)，當 7 號的開關「ON」，C 節點會
透過二極體接地，故 C ＝ 0，其他 A、B、
D 節點對應的方格因為沒有二極體，故輸
出為 1。
DCBA ＝ 1011
( D ) 1. 如圖 (1) 的二極體矩陣編碼器，若開關 S1 導通，其餘皆不導通時，輸出 Y3Y2Y1Y0 應
(A)0000 (B)1011 (C)1101 (D)0110。
圖 (1) 圖 (2)
*

28. 6
第 6 章 組合邏輯應用 179
( A ) 2. 承上題，若開關 S0 導通，其餘皆不導通時，輸出 Y3Y2Y1Y0 應 (A)0000 (B)1011
(C)1101 (D)0110。
( C ) 3. 如圖 (2) 所示為二極體矩陣編碼器，若將 0 號的開關按下時，則 DCBA ＝？ (A)0000
(B)1100 (C)1111 (D)0011
6-4 多工器與解多工器
重點八 多工器（MUX，multiplexer）
1. 概念
結構
多 工 器 又 稱 資 料 選 擇 器（data
se1ector），類似 1 個選擇開關，它能
由 M 條輸入線中選取 1 個傳送到輸出
端。
M 對 1 線多工器概念圖
方塊圖
經由 N 個選擇輸入端來控制（選擇）
將 M 個輸入信號其中之一傳送到輸出
端，N 與 M 的關係為 2N
≧ M。
例如：1 個 8 線對 1 線之多工器，選擇
輸入線最少需 3（23
＝ 8 或 log2 8 ＝ 3）
條。
M 對 1 線多工器方塊圖
*
*

29. 第 6 章 組合邏輯應用180
2. 2 線對 1 線多工器（2×1 MUX）
要求
∵有 2 輸入端 I1I0
∴至少需 1 條選擇輸入線 S（21
≧ 2）
真值表
S Y
0
1
I0
I1
當 S ＝ 0，Y ＝ I0
當 S ＝ 1，Y ＝ I1
擴寫
S I1 I0 Y
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
化簡
布林函數為
Y ＝ I0S ＋ I1S
電路圖與
方塊圖 (a) 電路圖 (b) 方塊圖
(c) 以 3 態邏輯閘組成 2×1 多工器
3. 4 線對 1 線多工器（4×1 MUX）
要求
∵有 4 輸入端 I3I2I1I0
∴至少需 2 條選擇輸入線 S1S0（22
≧ 4）
真值表
S1 S0 Y
0
0
1
1
0
1
0
1
I0
I1
I2
I3
布林函數為
Y ＝ I0S1S0 ＋ I1S1S0 ＋ I2S1S0 ＋ I3S1S0
當 S1S0 ＝ 00，Y ＝ I0
S1S0 ＝ 01，Y ＝ I1
S1S0 ＝ 10，Y ＝ I2
S1S0 ＝ 11，Y ＝ I3

30. 6
第 6 章 組合邏輯應用 181
電路圖與
方塊圖
(a) 電路圖 (b) 方塊圖
以解碼器
實現
多工器
4. 具有致能的多工器
電路圖與
方塊圖
(a) 電路圖 (b) 方塊圖
真值表
E S1 S0 Y
1
0
0
0
0
×
0
0
1
1
×
0
1
0
1
0
I0
I1
I2
I3
(1) 若 E ＝ 1（禁能），則 Y 輸出為 0，與輸入資料
無關。
(2) 若 E ＝ 0（致能），則 Y 輸出為相對應的輸入
In。
註
一般多工器 IC 均具有以 E 表示的致能（enable）或常以 G 表示的閃控（strobe）控制輸入接腳，其功能除
了可控制多工器 IC 是否正常運作之外，還可以當成擴充多工器之用。

31. 第 6 章 組合邏輯應用182
10
2 對 1 線多工器有 Z 輸出和 A、B 兩資料輸入，
其選擇輸入為 S，則 (A)Z ＝ AS ＋ BS (B)Z
＝（A ＋ S）（B ＋ S） (C)Z ＝ AS ＋ BS (D)
Z ＝ AS ＋ BS。
解 選 (C)，如圖即為 2 線對 1 線的多工器，輸
出函數若為 Z，則其布林式為 Z ＝ AS ＋
BS
若 A、B 位置互換，則 Z ＝ AS ＋ BS。
如圖所示電路功能與下列何者等效？
(A) (B)
(C) (D) 。
解 選 (A)，本電路將 2 個分別為高低電位致能
的 3 態閘組合成 2×1 MUX。其中，AB 分
別為資料輸入線；原來的致能接腳 C 當成
資料選擇線。
當 C ＝ 0 時，閘 1 致能，Y ＝ A。
當 C ＝ 1 時，閘 2 致能，Y ＝ B。
所以其輸出布林式 Y ＝ AC ＋ BC
( A ) 1. 多工器的輸出端有 (A) 1 個 (B) 2 個 (C) 3 個 (D) 4 個。
( B ) 2. 1 個具有 36 條資料輸入線之多工器（MUX），至少需要用幾條選擇線？ (A) 5 條 (B)
6 條 (C) 12 條 (D) 18 條。
( B ) 3. 如圖 (1) 所示電路為 4 位元的多工器電路，其中 A、B、C、D 為輸入端，而 X、Y 為選
擇端，則當 X ＝ 1 且 Y ＝ 0 時，Z ＝ (A)A (B)B (C)C (D)D。
圖 (1)
*
*
*

32. 6
第 6 章 組合邏輯應用 183
5. 多工器的擴充（以 2×1 多工器，擴充為 4×1 多工器為例）
方法 電路 說明
單純以多工
器完成
(1) 當 S1 ＝ 0 時，選擇 U1 的多工器輸
出， 即 F ＝ Y0； 由 S0 來 選 擇 D0
或 D1 輸出至 Y0。
(2) 當 S1 ＝ 1 時，選擇 U2 的多工器輸
出， 即 F ＝ Y1； 由 S0 來 選 擇 D2
或 D3 輸出至 Y1 。
以多工器搭
配邏輯閘完
成
(1) 當 S1 ＝ 0 時，只有 U1 的多工器致
能動作，此時 F ＝ Y0，同時由 S0
來選擇 D0 或 D1 輸出至 Y0。
(2) 當 S1 ＝ 1 時，只有 U2 的多工器致
能動作，此時 F ＝ Y1，同時由 S0
來選擇 D2 或 D3 輸出至 Y1。
以多工器搭
配解碼器、
邏輯閘完成
(1) 當 S1 ＝ 0 時，解碼器 Q0 輸出為 0，
U2 的多工器致能動作，此時 F ＝
Y0，同時由 S0 來選擇 D0 或 D1 輸
出至 Y0。
(2) 當 S1 ＝ 1 時，解碼器 Q1 輸出為 0，
U3 的多工器致能動作，此時 F ＝
Y1，同時由 S0 來選擇 D2 或 D3 輸
出至 Y1。
6. 以多工器實現組合邏輯函數
(1) 優點：利用多工器實現組合邏輯函數的方法，主要可以減少 IC 及接線數目，而只須多工器，
或再搭配 NOT gate 即可達成需求。
(2) 設計的步驟：

33. 第 6 章 組合邏輯應用184
步驟 說明 舉例
1
邏輯函數若有 n 個輸入變數，則採用
2n － 1
×1 的多工器。
若有 3 個輸入變數的布林函數 F（A，B，C）
＝ Σ（0，2，5，6），則採用 4×1 多工器。A
變數為 MSB，C 變數為 LSB。
2
任取 1 個輸入變數經由資料輸入線輸
入，其餘的輸入變數則經由選擇輸入
端輸入。
3
將真值表或布林函數轉換為「執行
表」，方法如下：
(1) 在執行表上方列出選擇輸入線，與
對應的選擇變數的標準積項。
(2) 在執行表左邊列出布林代數式之另
一變數（資料輸入端的變數）及其
補數。
(3) 分別在對應的方格中填入輸入變數
標準積項所代表 2 進位值的 10 進
位數。
4
將布林函數的最小項在方格中所對應
的數字圈起來
(1) 若同一行僅有 1 個數字（方格）被
圈選，則對應資料輸入端直接輸入
該變數，如 I0 ＝ A，I1 ＝ A…。
(2) 若同一行中兩個數字（方格）均被
圈選，則對應資料輸入端直接輸入
1，如 I2 ＝ 1。
(3) 同一行中兩個數字（方格）均未被
圈選，則對應的資料輸入端直接輸
入 0，如 I3 ＝ 0。
5
畫出邏輯電路

34. 6
第 6 章 組合邏輯應用 185
11
試利用多工器完成布林函數 F（A，B，C）＝
Σm（0，2，3，7）。其中A請由資料輸入線輸入，
BC 由選擇輸入端輸入。
解 邏輯函數有 3 個輸入變數，則採用 23 － 1
＝
4 對 1 線的多工器。
畫出邏輯電路
試利用多工器完成布林函數 F（A，B，C）＝
Σm（0，2，3，7）。其中C請由資料輸入線輸入，
AB 由選擇輸入端輸入。
解 邏輯函數有 3 個輸入變數，則採用 23 － 1
＝
4 對 1 線的多工器。
電路圖
12
試求下列電路 Y（A，B，C）＝ Σ（？）
解
Y（A，B，C）＝ Σ（0，1，2，5）
試求下列電路 Y（A，B，C）＝ Σ（？）
解
Y（A，B，C）＝ Σ（0，1，4，5）

35. 第 6 章 組合邏輯應用186
( D ) 1. 如圖 (1) 所示電路，多工器輸出 F（W，X，Y，Z）＝？ (A)Σ（0，1，2，5，7，8，
10，14，15） (B)Σ（0，5，7，9，11，13，15） (C)Σ（0，3，4，5，6，9，12，
13，14） (D)Σ（0，3，4，5，6，8，12，13）。
F
圖 (1) 圖 (2)
( A ) 2. 如圖 (2) 所示電路，其實現的布林函數 F（A，B，C）為何？ (A)Σ（1，3，5，6） (B)
Σ（1，2，5，7） (C)Σ（1，3，5，7） (D)Σ（1，2，5，6）。
( A ) 3. 設有一布林函數 F（X，Y，Z）＝ X Y Z ＋ X YZ ＋ XY Z ＋ XYZ，使用 4：1 多工器來
製作此函數，下列何者正確？
(A)
(B)
(C)
(D)
。
*
*
*

36. 6
第 6 章 組合邏輯應用 187
重點九 解多工器（DEMUX，demultiplexer）
1. 概念
說明
(1) 解多工器又稱資料分配器（data distributor）其動作原理與功能恰與多工器相反。
(2) 解多工器經由 n 個選擇線來控制將輸入信號傳送到 m ＝ 2n
個輸出端的其中之一。
圖示
DEMUX
(a) 概念圖 (b) 方塊圖
2. 1 線對 2 線解多工器
要求
∵有 2 輸出端 Y1Y0
∴至少需 1 條選擇線 S（21
≧ 2）
真值表
S Y0 Y1
0
1
D
0
0
D
當 S ＝ 0，Y0 ＝ D
當 S ＝ 1，Y1 ＝ D
擴寫
S D Y0 Y1
0 0 0 0
0 1 1 0
1 0 0 0
1 1 0 1
化簡
Y0
Y0 ＝ DS
Y1
Y1 ＝ DS
電路圖與
方塊圖
(a) 電路圖 (b) 方塊圖 (c) 以 3 態邏輯閘組成 1×2 解多工器

37. 第 6 章 組合邏輯應用188
3. 1 線對 4 線解多工器
要求
∵有 4 輸出端 Y3Y2Y1Y0
∴至少需 2 條選擇線 S1S0（22
≧ 4）
真值表
S1 S0 Y0 Y1 Y2 Y3
0 0 D 0 0 0
0 1 0 D 0 0
1 0 0 0 D 0
1 1 0 0 0 D
布林函數為
Y0 ＝ DS1S0
Y1 ＝ DS1S0
Y2 ＝ DS1S0
Y3 ＝ DS1S0
電路圖與
方塊圖
(a) 電路圖 (b) 方塊圖
4. 以解碼器實現解多工器
說明
(1) 將解碼器的輸入端當做解多工器的選擇輸入端 S。
(2) 將解碼器的致能（以低態動作為例）當做解多工器的資料輸入端 D。
方塊圖
(a) 解碼器方塊圖 (b) 解多工器方塊圖
電路
※ 有關以解碼器 IC 當作多工器／解多工器 IC 的方法，請參閱實習部分

38. 6
第 6 章 組合邏輯應用 189
5. 解多工器的擴充
舉例 以 1×2 與 1×4 解多工器組成 1×8 解多工器。
定義輸出
與輸入線
(1) 有 8 條輸出線（Y0 ～ Y7），分別由 2 個 1×4 解多工器的輸出線所組成（Y0 ～
Y3，Y4 ～ Y7）。
(2) 由 1×2 解多工器來擔任第一級的資料分配器，2 個 1×4 解多工器擔任第二級的
資料分配器。
(3) 共需 3（log2 8 ＝ 3）條選擇線 S2S1S0。
真值表
S2 S1 S0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
0
電路圖
※ 有關解多工器 IC 的擴充方法，請參閱實習部分
由 第 1 個 1×4
解多工器輸出
由 第 2 個 1×4
解多工器輸出

39. 第 6 章 組合邏輯應用190
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如圖所示電路，下列何者錯誤？ (A) S0 ＝ 0
與 S1 ＝ 0 時，D0 ＝ I (B)S1 ＝ 0 與 S0 ＝ 1 時，
D1 ＝ I (C)S1 ＝ 1 與 S0 ＝ 1 時，D3 ＝ I (D)
該電路是多工器 (Multiplexer)。
解 選 (D)，本電路為 1 線對 4 線的解多工器
(1×4 DEMUX)
D0 ＝ IS1S0
D1 ＝ IS1S0
D2 ＝ IS1S0
D3 ＝ IS1S0
如圖所示，請問此電路屬於何種系統？ (A)
解碼器 (B) 多工器 (C) 解多工器 (D) 編碼
器。
解 選 (C)，本電路等效於 1 線對 N 線的解多
工器。
( C ) 1. 以 1 個 1 對 16 的解多工器而言，最少需要多少條選擇線？ (A)2 條 (B)3 條 (C) 4 條
(D) 16 條。
( D ) 2. 如圖 (1) 電路所示，若 D ＝ 0 且 S1 ＝ 1，S0 ＝ 0，則 Y3Y2Y1Y0 輸出值為 (A)0000 (B)0111
(C)1000 (D)1111。
圖 (1)
( A ) 3. 若想要以解碼器實現解多工器，則可將解碼器的哪一種接腳當成解多工器的資料輸入線
使用？ (A) 致能接腳 (B) 選擇輸入線 (C) 選擇輸出線 (D) 電源線。
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