Verilog-HDL Tutorial (3)
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Verilog-HDL Tutorial Using DE0 FPGA Board
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Verilog-HDL Tutorial (3)
- 1. 1 Verilog-HDL 講習会DE0編(3) Verilogの基礎と 論理シミュレーション 12, June, 2013 鹿児島大学 中原 啓貴
- 4. 4 今回は全加算器を設計します x_in y_in carry in carry out sum out 半加算器 x_in y_in carry in sum out carry out 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 SW[0] SW[1] SW[2] LEDG[1] LEDG[0] DE0ボードを使うので, スライドスイッチ(SW)と 緑LED(LEDG)に入出力を割当てています
- 11. 11 assign文 (Cont'd) x_in y_in carry in carry out sum out 半加算器 「 」: NOT 「&」: AND 「^」: EXOR 「 ^」: EXNOR 「¦」: OR w1 w3 w2
- 12. 12 注意！ assign 文には演算の優先度がある！ 優先度の変更は「()」を使う assign f = a & b ¦ c; assign f = a & (b ¦ c); a b c b c a f f
- 17. 17 "EDA Tool Settings"の "Simulation"を選択 "Tool name"で"ModelSim-Altera"を選択 "Format for output netlist"で"Verilog-HDL"を選択
- 18. 18 合成の実行 クリック コンピュータ (Quartus II)に I/Oの設定を読み込ませる ために合成を行います。 "Full Compilation was succesful"と 表示されればOK
- 19. テストベンチのテンプレート生成 19 「Start Test Bench Template Writer」を選択
- 20. テストベンチの読み込み (プロジェクト毎に1回行えばよい) 20 シミュレータ指定と 同じく、Settingsを呼び出し、 "EDA Tool Settings"の "Simulation"を選択 "Compile test bench"にチェックをつけて、 Test Benchesをクリック
- 21. テストベンチの読み込み 21 "New"をクリック "Test bench and simulation files" の File name 内の「...」をクリック
- 31. 31 テストベンチは外部へ接続しないので ポート宣言は不要 テスト入力信号宣言(reg 宣言) テスト出力信号宣言(wire 宣言) ユーザが記述した モジュール テスト入力信号初期値 100単位時間遅らせる命令 精度 1ps, 単位時間: 1ns テストベンチの最初に定義済み ここにテストベンチを書く テストベンチの 記述例 （テンプレートと 比較してみよう！）
- 33. 33 合成の実行 クリック Quartus IIに戻って 合成しましょう "Full Compilation was succesful"と 表示されればOK
- 36. 36 コンフィギュレーションを開始 USB-Blaster, JTAGモード, Programにチェックを確認 確認したら Start を クリック Progress に "100%(Successful)" と表示されれば成功
- 38. 38 課題 • 1. 全加算器をFPGAボード上に実現しなさい ‒ LED, スライドスイッチは適切に選択 • 2. 次の回路をシミュレーションする. また, FPGAボード上に実現し, 動作を確認する. この回路は何か？