VLSI14

1. TTooppiiccss
 DDyynnaammiicc CCMMOOSS
 SSeeqquueennttiiaall DDeessiiggnn
 MMeemmoorryy aanndd CCoonnttrrooll

2. DDyynnaammiicc CCMMOOSS
 IInn ssttaattiicc cciirrccuuiittss aatt eevveerryy ppooiinntt iinn ttiimmee ((eexxcceepptt wwhheenn
sswwiittcchhiinngg)) tthhee oouuttppuutt iiss ccoonnnneecctteedd ttoo eeiitthheerr GGNNDD oorr VVDDDD
vviiaa aa llooww rreessiissttaannccee ppaatthh..
–– ffaann--iinn ooff nn rreeqquuiirreess 22nn ((nn NN--ttyyppee ++ nn PP--ttyyppee)) ddeevviicceess
 DDyynnaammiicc cciirrccuuiittss rreellyy oonn tthhee tteemmppoorraarryy ssttoorraaggee ooff ssiiggnnaall
vvaalluueess oonn tthhee ccaappaacciittaannccee ooff hhiigghh iimmppeeddaannccee nnooddeess..
–– rreeqquuiirreess oonnllyy nn++22 ((nn++11 NN--ttyyppee ++ 11 PP--ttyyppee)) ttrraannssiissttoorrss

3. DDyynnaammiicc CCMMOOSS
N
logic
 nnMMOOSS llooggiicc ssttrruuccttuurree wwiitthh pprreecchhaarrggeedd
ppuulllluupp
INPUTS
•Precharge to VDD when clock is low
•Evaluate when clock is high
CLK

4. DDyynnaammiicc GGaattee
Clk Mp
In1
In2
In3
Out
CL
Clk
A
B
on
Mp
off 1
Out
((AB)+C)
C
Clk Me
Clk
off
Me on
Two phase operation
Precharge (Clk = 0)
Evaluate (Clk = 1)
PDN

5. CCoonnddiittiioonnss oonn OOuuttppuutt
 OOnnccee tthhee oouuttppuutt ooff aa ddyynnaammiicc ggaattee iiss ddiisscchhaarrggeedd,, iitt
ccaannnnoott bbee cchhaarrggeedd aaggaaiinn uunnttiill tthhee nneexxtt pprreecchhaarrggee
ooppeerraattiioonn..
 IInnppuuttss ttoo tthhee ggaattee ccaann mmaakkee aatt mmoosstt oonnee ttrraannssiittiioonn
dduurriinngg eevvaalluuaattiioonn..
 OOuuttppuutt ccaann bbee iinn tthhee hhiigghh iimmppeeddaannccee ssttaattee dduurriinngg aanndd
aafftteerr eevvaalluuaattiioonn ((PPDDNN ooffff)),, ssttaattee iiss ssttoorreedd oonn CCLL

6. PPrrooppeerrttiieess ooff DDyynnaammiicc GGaatteess
LLooggiicc ffuunnccttiioonn iiss iimmpplleemmeenntteedd bbyy tthhee PPDDNN oonnllyy
–– nnuummbbeerr ooff ttrraannssiissttoorrss iiss NN ++ 22 ((vveerrssuuss 22NN ffoorr ssttaattiicc ccoommpplleemmeennttaarryy CCMMOOSS))
FFuullll sswwiinngg oouuttppuuttss ((VVOOLL == GGNNDD aanndd VVOOHH ==VVDDDD))
NNoonn--rraattiiooeedd -- ssiizziinngg ooff tthhee ddeevviicceess ddooeess nnoott aaffffeecctt tthhee llooggiicc
lleevveellss
FFaasstteerr sswwiittcchhiinngg ssppeeeeddss
–– rreedduucceedd llooaadd ccaappaacciittaannccee dduuee ttoo lloowweerr iinnppuutt ccaappaacciittaannccee ((CCiinn))
–– rreedduucceedd llooaadd ccaappaacciittaannccee dduuee ttoo ssmmaalllleerr oouuttppuutt llooaaddiinngg ((CCoouutt))
–– nnoo IIsscc,, ssoo aallll tthhee ccuurrrreenntt pprroovviiddeedd bbyy PPDDNN ggooeess iinnttoo ddiisscchhaarrggiinngg CCLL

7. PPrrooppeerrttiieess ooff DDyynnaammiicc GGaatteess
OOvveerraallll ppoowweerr ddiissssiippaattiioonn uussuuaallllyy hhiigghheerr tthhaann ssttaattiicc CCMMOOSS
–– nnoo ssttaattiicc ccuurrrreenntt ppaatthh eevveerr eexxiissttss bbeettwweeeenn VVDDDD aanndd GGNNDD ((iinncclluuddiinngg
PPsscc))
–– nnoo gglliittcchhiinngg
–– hhiigghheerr ttrraannssiittiioonn pprroobbaabbiilliittiieess
–– eexxttrraa llooaadd oonn CCllkk
PPDDNN ssttaarrttss ttoo wwoorrkk aass ssoooonn aass tthhee iinnppuutt ssiiggnnaallss eexxcceeeedd VVTTnn,, ssoo
VVMM,, VVIIHH aanndd VVIILL eeqquuaall ttoo VVTTnn
–– llooww nnooiissee mmaarrggiinn ((NNMMLL))
NNeeeeddss aa pprreecchhaarrggee//eevvaalluuaattee cclloocckk

8. DDyynnaammiicc CCMMOOSS
AAddvvaannttaaggeess
–– FFeewweerr ttrraannssiissttoorrss tthhaann CCMMOOSS -- oonn tthhee ssaammee oorrddeerr aass
ppsseeuuddoo--nnMMOOSS
–– SSmmaalllleerr llooaadd ccaappaacciittaanncceess -- ffaasstteerr ssppeeeedd
DDiissaaddvvaannttaaggeess
–– IInnppuuttss mmuusstt bbee ssttaabbllee dduurriinngg eevvaalluuaattee pphhaassee
–– CCaann nnoott bbee ccaassccaaddeedd
–– CChhaarrggee sshhaarriinngg

9. Mp
O
CL
Me
IIssssuueess iinn DDyynnaammiicc DDeessiiggnn 11::
CChhaarrggee LLeeaakkaaggee
Clk
ut
A
Clk
Leakage sources
CLK
VOut
Precharge
Evaluate
Dominant component is subthreshold current

10. SSoolluuttiioonn ttoo CChhaarrggee LLeeaakkaaggee
Keeper
Clk
A
B
Clk
•Same approach as level restorer for pass-transistor logic
•Increase size of inverter to increase capacitance
CL
Out
Me
MkpMp

11. Mp
O
CL
CA
Me CB
IIssssuueess iinn DDyynnaammiicc DDeessiiggnn 22::
CChhaarrggee SShhaarriinngg
Clk
B=0
Clk
Charge stored originally on
CL is redistributed (shared)
ut over CL and CA leading to
reduced robustnessA

12. o i
DDyynnaammiicc CCMMOOSS
CChhaarrggee SShhaarriinngg
Co
Ci •Assume that the internal capacitances have beendischarged
•In the precharge phase, the output capacitance gets charged
C •During evaluation, if all the inputs are high exceptthe bottom
i
one, the output capacitance gets distributed to the internal
capacitance
C
•The output voltage will dropto
V
Co
DD
C  2C
CLK
i
•This could be low enough to trigger the inverter, causing a
wrong value on the output
Ci

13. SSoolluuttiioonn ttoo CChhaarrggee
RReeddiissttrriibbuuttiioonn
Clk Clk
Out
A
B
Clk
Precharge internal nodes using a clock-driven transistor
(at the cost of increased area and power)
Me
MkpMp

14. DDyynnaammiicc CCMMOOSS
 CCaassccaaddee pprroobblleemm
INPUTS N
logic
CLK
Since the evaluation from the first stage takes some time, the
second stage will start evaluating with the precharged input
rather than the evaluated input
N
logic

15. CCaassccaaddiinngg DDyynnaammiicc GGaatteess
Clk
In
Clk
V
Mp
Out2
Me
V
t
Only 0  1 transitions allowed at inputs!
M
Clk
p
Out1
Me
Clk
Clk
In
Out1
VTn
Out2

16. DDoommiinnoo LLooggiicc
 SSoollvveess ccaassccaaddee pprroobblleemm
INPUTS N
logic
CLK
Since the precharged output from the first stage is 0, it will
never activate the pulldown network in the second stage until
the first stage evaluation has completed.
N
logic

17. NNPP DDoommiinnoo ((ZZiippppeerr)) CCMMOOSS
N
logic
INPUTS
CLK
Since the second stage is build from p-logic, the precharged
output from the first stage will not activate the inputs of the
second stage
CLK
P
logic

18. SSeeqquueennttiiaall LLooggiicc
 IInn oouurr tteexxtt::
–– aa llaattcchh iiss lleevveell sseennssiittiivvee
–– aa rreeggiisstteerr iiss eeddggee--ttrriiggggeerreedd
–– aa fflliipp--fflloopp iiss bbiissttaabbllee
 TThheerree aarree mmaannyy ddiiffffeerreenntt nnaammiinngg ccoonnvveennttiioonnss
–– FFoorr iinnssttaannccee,, mmaannyy bbooookkss ccaallll eeddggee--ttrriiggggeerreedd
rreeggiisstteerrss fflliipp--ffllooppss aass wweellll

19. LLaattcchh vveerrssuuss RReeggiisstteerr
 Latch
stores data when
clock is low
RReeggiisstteerr
ssttoorreess ddaattaa wwhheenn
cclloocckk rriisseess
Clk
D
Clk
D
Q Q
Clk
D Q
Clk
D Q

20. LLaattcchheess
CLK
G
QD
G
QD
Positive Latch Negative Latch
In Out In Out
CLK
clk
In
Out
clk
In
Out
Out
stable
Out
follows In
Out
stable
Out
follows In

21. LLaattcchh--BBaasseedd DDeessiiggnn
• N latch is transparent
when  = 0

• P latch is transparent
when  = 1
Logic
Logic
P
Latch
N
Latch

22. TTiimmiinngg DDeeffiinniittiioonnss
CLK
D
Q
t
tsu thold
DATA
STABLE t
tc 2 q
DATA
STABLE t
CLK
Register
D Q

23. CChhaarraacctteerriizziinngg TTiimmiinngg
Clk
QD
Clk
QD
tD 2 Q
tC 2 Q tC 2 Q
Register Latch

24. MMaaxxiimmuumm CClloocckk FFrreeqquueennccyy

















tclk-Q + tp,comb + tsetup = T
Also:
tcdreg + tcdlogic > thold
tcd: contamination delay =
minimum delay
LOGIC
tp,comb
F
F
s’

25. PPoossiittiivvee FFeeeeddbbaacckk:: BBii--SSttaabbiilliittyy
Vo1
Vo1 = Vi 2
Vo2 = Vi 1
Vi 1 = Vo2
Vi 1
Vi2
Vi1 Vo2
A
Vi 2 =Vo1
C
B
Vo2

26. MMeettaa--SSttaabbiilliittyy
Vi 15 Vo2 Vi1 5Vo2
Gain should be larger than 1 in the transition region
A
C
B
A
C
B

27. WWrriittiinngg iinnttoo aa SSttaattiicc LLaattcchh
Use the clock as a decouplingsignal,
that distinguishes between the transparent and opaque states
CLK
Q D D
CLK
D
CLK
Convertinginto a MUX
Forcing the state
(can implement as NMOS-only)
CLK
CLK

28. MMuuxx--BBaasseedd LLaattcchheess
1 Q
0
CLK
Negative latch
(transparent when CLK= 0)
Positive latch
(transparent when CLK= 1)
D D
Q  Clk Q  Clk In Q  Clk Q  Clk In
0 Q
1
CLK

29. MMuuxx--BBaasseedd LLaattcchh
Q
D
CLK
CLK
CLK

30. MMuuxx--BBaasseedd LLaattcchh
CLK
Q M
CLK
Q M
CLK
NMOS only Non-overlappingclocks
CLK

31. Master
0
1
1
0
QM
CLK
MMaasstteerr--SSllaavvee ((EEddggee--TTrriiggggeerreedd))
RReeggiisstteerr
Slave
Q D
QM
D Q
CLK
Two opposite latches trigger on edge
Also called master-slave latch pair

32. I 2 I 3 I5 I6
D
QM
I 1 I4
T 3
T 4
T1
T2
MMaasstteerr--SSllaavvee RReeggiisstteerr
Multiplexer-based latch pair
Q
CLK

33. SSeemmiiccoonndduuccttoorr MMeemmoorryy CCllaassssiiffiiccaattiioonn
Read-Write Memory
Non-Volatile
Read-Write
Memory
Read-Only Memory
Random
Access
SRAM
DRAM
Non-Random
Access
FIFO
LIFO
Shift Register
CAM
EPROM
E
2
PROM
FLASH
Mask-Programmed
Programmable (PROM)

34. MMeemmoorryy DDeessiiggnn
n-1:k
k-1:0
Sense Amplifier
Column Decoder
RRaannddoomm AAcccceessss MMeemmoorryy
Row decoder
n bit address
2m+k memory cells wide
m bit data word

35. MMeemmoorryy DDeessiiggnn
SSttaattiicc RRAAMM CCeellll
Word select
bit bit

36. MMeemmoorryy DDeessiiggnn
RReeaaddss aarree ssttrraaiigghhttffoorrwwaarrdd
–– MMaayy nneeeedd pprreecchhaarrggee cciirrccuuiittrryy ttoo ppuullll uupp bbiitt
lliinnee
WWrriitteess aarree ttrriicckkiieerr
–– UUssee ddrriivveerr ttrraannssiissttoorrss tthhaatt wwiillll ppuullll--uupp oorr ppuullll--
ddoowwnn bbiitt lliinnee aass nneecceessssaarryy

37. MMeemmoorryy DDeessiiggnn
SSttaattiicc RRAAMM CCeellll wwiitthh pprreecchhaarrggee
Word select
bit bit
precharge

38. MMeemmoorryy DDeessiiggnn
precharge
SSttaattiicc RRAAMM CCeellll wwrriittee cciirrccuuiittrryy
Word select
Write enable
Write data

39. WWL
RWL
33--TTrraannssiissttoorr DDRRAAMM CCeellll
BL1 BL2
X
BL 1
BL 2
VDD
VDD 2 VT
VDD 2 VT
DV
No constraints on device ratios
Reads are non-destructive
Value stored at node X when writing a “1” = VWWL-VTn
WWL
RWL
M 3
M 1 X
M2
CS

40. BL2 BL1 GND
RWL
M3
M2
WWL
M1
33TT--DDRRAAMM —— LLaayyoouutt

41. DDRRAAMM CCeellll
Write 1 Read 1
WL
X GND VDD 2 VT
BL
VDD /2
VDD
V
sensing
Write: CS is charged or discharged by asserting WL and BL.
Read: Charge redistribution takes places between bit line and storage capacitance
CS
V = VBL – VPRE = VBIT – VPRE
------------
CS + CBL
Voltage swing is small; typically around 250 mV.
11--TTrraaBL nnssiissttoorr
WL
M1
CS
CBL

42. DDRRAAMM CCeellll OObbsseerrvvaattiioonnss
 1T DRAM requires a sense amplifier for each bit line, due
to charge redistribution read-out.
 DRAM memory cells are single ended in contrast to
SRAM cells.
The read-out of the 1T DRAM cell is destructive; read
and refresh operations are necessary for correct
operation.
 Unlike 3T cell, 1T cell requires presence of an extra
capacitance that must be explicitly included in the design.
 When writing a “1” into a DRAM cell, a threshold voltage
is lost. This charge loss can be circumvented by
bootstrapping the word lines to a higher value than VDD

43. SSeennssee AAmmpp OOppeerraattiioonn
VBL V(1)
VPRE
DV(1)
V(0)
Sense amp activated
Word line activated
t

44. DDRRAAMM CCeellll
Capacitor
Metal word line
n+ n+
Poly
Poly
Inversion layer
induced by
plate bias
SiO2
Field Oxide Diffused
bit line
Polysilicon
gate
M1 word
line
Polysilicon
plate
Cross-section Layout
Uses Polysilicon-Diffusion Capacitance
Expensive in Area

45. MMeemmoorryy DDeessiiggnn
RRAAMMss
–– SSttaattiicc RRAAMM iiss ffaasstteerr,, ddooeess nnoott nneeeedd ttoo bbee
rreeffrreesshheedd
–– DDyynnaammiicc RRAAMM iiss mmoorree ccoommppaacctt

46. NNeexxtt ccllaassss
MMoorree aabboouutt mmeemmoorryy
CCoonnttrrooll llooggiicc