VLSI15

1. MMeemmoorryy DDeessiiggnn
n-1:k
k-1:0
Sense Amplifier
Column Decoder
RRaannddoomm AAcccceessss MMeemmoorryy
Row decoder
n bit address
2m+k memory cells wide
m bit data word

2. MMeemmoorryy TTiimmiinngg:: AApppprrooaacchheess
Address
bus
RAS
CAS
RAS -CAS timing
Address
Bus
o
DRAM Timing
Multiplexed Adressing
SRAM Timing
Self-timed
Row Address Column Address
Address
Address transition
initiates memory operati

3. MMeemmoorryy TTiimmiinngg
DDRRAAMM rreeaadd ccyyccllee
–– AAccttiivvaattee RRAASS,, aanndd ppllaaccee rrooww aaddddrreessss oonn bbuuss
–– RRooww ddeeccooddeerrss sseelleecctt aapppprroopprriiaattee rrooww
–– AAccttiivvaattee CCAASS,, aanndd ppllaaccee ccoolluummnn aaddddrreessss oonn
bbuuss
–– SSeennssee aammppss aarree aaccttiivvaatteedd aanndd ddaattaa iiss ppllaacceedd
oonn tthhee ddaattaa bbuuss

4. MMeemmoorryy TTiimmiinngg
from “Ars Technica RAM Guide”, by Jon Stokes, ©Ars Technica LLC

5. RReeaadd--OOnnllyy MMeemmoorryy CCeellllss
BL BL BL
VDD
WL
WL WL
1
BL BL
WL WL
0
Diode ROM MOS ROM 1 MOS ROM 2
BL
WL
GND

6. MMOOSS OORR RROOMM
BL[0] BL[1] BL[2] BL[3]
WL[0]
WL[1]
VDD
WL[2]
WL[3]
VDD
Vbias
Pull-down loads

7. MMOOSS NNOORR RROOMM
VDD
Pull-up devices
WL[0]
WL [1]
GND
WL [2]
GND
WL [3]
BL [0] BL [1] BL [2] BL [3]

8. MMOOSS NNOORR RROOMM LLaayyoouutt
BL0 BL1 BL2 BL3
Cell (9.5 x 7)
WL0
WL1
WL2
WL3
Programmming using the
Active Layer Only
Polysilicon
Metal1
Diffusion
Metal1 on Diffusion
GND
GND

9. MMOOSS NNOORR RROOMM LLaayyoouutt
Cell (11 x
Programmming using
the Contact Layer Only
Polysilicon
Metal1
Diffusion
Metal1 on Diffusion
7)

10. MMOOSS NNAANNDD RROOMM
VDD
Pull-up devices
BL [0] BL[1] BL[2] BL [3]
WL[0]
WL[1]
WL[2]
WL[3]
All word lines high by default with exception of selected row

11. No contact to VDD or GND necessary;
drastically reduced cell size
Loss in performance compared to NOR ROM
MMOOSS NNAANNDD RROOMMC
LLLe
al
al (
yyy8
oox
uu7
tt ) 


Programmming using
the Metal-1 Layer Only
Polysilicon
Diffusion
Metal1 on Diffusion

12. cword
bitC
rwordWL
BL
VDD
EEqquuiivvaalleenntt TTrraannssiieenntt MMooddeell ffoorr MMOOSS NNOORR
RROOMM
Model for NOR ROM
 WWoorrdd lliinnee ppaarraassiittiiccss
–– WWiirree ccaappaacciittaannccee aanndd ggaattee ccaappaacciittaannccee
–– WWiirree rreessiissttaannccee ((ppoollyyssiilliiccoonn))
 BBiitt lliinnee ppaarraassiittiiccss
–– RReessiissttaannccee nnoott ddoommiinnaanntt ((mmeettaall))
–– DDrraaiinn aanndd GGaattee--DDrraaiinn ccaappaacciittaannccee

13. EEqquuiivvaalleenntt TTrraannssiieenntt MMooddeell ffoorr MMOOSS NNAANNDD RROOMM
Model for NAND ROM
 WWoorrdd lliinnee ppaarraassiittiiccss
–– SSiimmiillaarr ttoo NNOORR RROOMM
 BBiitt lliinnee ppaarraassiittiiccss
–– RReessiissttaannccee ooff ccaassccaaddeedd ttrraannssiissttoorrss ddoommiinnaatteess
–– DDrraaiinn//SSoouurrccee aanndd ccoommpplleettee ggaattee ccaappaacciittaannccee
cword
cbit
rword
WL
CL
rbit
BL
VDD

14. DDeeccrreeaassiinngg WWoorrdd LLiinnee DDeellaayy
Driver
WL Polysilicon word line
Metal word line
(a) Driving the word line from bothsides
Metal bypass
WL K cells
(b) Using a metal bypass
Polysilicon word line
(c) Use silicides

15. PPrreecchhaarrggeedd MMOOSS NNOORR RROOMM
f pre
VDD
Precharge devices
WL [0]
WL [1]
GND
WL [2]
WL [3]
GND
BL [0] BL [1] BL [2] BL [3]
PMOS precharge device can be made as large as necessary,
but clock driver becomes harder to design.

16. Source Drain
tox
tox
n+ p n+_
NNoonn--VVoollaattiillee MMeemmoorriieess
TThhee FFllooaattiinngg--ggaattee ttrraannssiissttoorr
((FFAAMMOOSS))
Floating gate Gate
Substrate
Device cross-section Schematic symbol
D
G
S

17. 10 V 5 V 20 V
S D
-5 V 0 V
S D
-2.5 V 5 V
S D
FFllooaattiinngg--GGaattee TTrraannssiissttoorr
PPrrooggrraammmmiinngg
20 V 0 V 5 V
Avalanche injection Removing programming
voltage leaves charge trapped
Programming results in
higher VT.

18. Source Drain
20–30 nm
n1
Substrate
p
n1
10 nm
-10 V VGD
10 V
FFLLOOTTOOXX EEEEPPRROOMM
Floating gate Gate I
FLOTOX transistor
Fowler-Nordheim
I-V characteristic

19. EEEEPPRROOMM CCeellll
BL
WL
VDD
Absolute threshold control
is hard
Unprogrammed transistor
might be depletion
 2 transistor cell

20. FFllaasshh EEEEPPRROOMM
Control gate
Floating gate
erasure
n+ source
programming
p-substrate
Thin tunneling oxide
n+ drain
Many other
options …

21. BBaassiicc OOppeerraattiioonnss iinn aa NNOORR FFllaasshh
MMeemmoorryy__
EErraassee
cell
BL 0
array
BL1
12 V
0 V
12V
0 V
WL0
WL1
open open
DS
G

22. BBaassiicc OOppeerraattiioonnss iinn aa NNOORR FFllaasshh
MMeemmoorryy__
WWrriittee
12 V
6 V
12 V
0 V
BL 0 BL1
6 V 0 V
WL0
WL1
G
S D

23. BBaassiicc OOppeerraattiioonnss iinn aa NNOORR FFllaasshh
MMeemmoorryy__
RReeaadd
5 V
BL 0 BL1
G
1 V
5 V
0 V
1 V 0 V
WL0
WL1
DS

24. MMeemmoorryy DDeessiiggnn
RReeggiisstteerr FFiillee
–– RRAAMM wwiitthh mmuullttiippllee rreeaadd oorr wwrriittee ppoorrttss
–– YYoouu ccaann rreeaadd oorr wwrriittee mmuullttiippllee ddaattaa vvaalluueess aatt
tthhee ssaammee ttiimmee
–– UUsseeffuull iinn ddaattaa pprroocceessssiinngg aapppplliiccaattiioonnss

25. MMeemmoorryy DDeessiiggnn
RReeggiisstteerr FFiillee CCeellll
RB1
RB0
RB1
RB0
Word select 0
Word select 1
Write enable
Write data

26. MMeemmoorryy DDeessiiggnn
CCoonntteenntt AAddddrreessssaabbllee MMeemmoorryy ((CCAAMM))
–– IInnsstteeaadd ooff ffiinnddiinngg mmeemmoorryy bbyy aaddddrreessss,, ffiinndd iitt
bbyy ccoonntteenntt
–– SSeeaarrcchh oorr mmaattcchh eevveerryy ssiinnggllee wwoorrdd iinn
mmeemmoorryy aarrrraayy

27. SSttaattiicc CCAAMM MMeemmoorryy CCeellll
Bit
Word
Bit Bit Bit
Bit
M8
M4
Bit
M9
M5
M6 M7
Word
Word
Match
S S
int
M3 M2
M1
Wired-NOR Match Line
CAM
••••••
•••
•••
CAM
CAMCAM

28. HitLogic
Sense Amps / Input Drivers
SRAM
ARRAY
CAM
ARRAY
AddressDecoder
Input Drivers
CCAAMM iinn CCaacchhee MMeemmoorryy
Address Tag Hit R/W Data

29. MMeemmoorryy DDeessiiggnn
OOtthheerr mmeemmoorryy ssttrruuccttuurreess
–– FFIIFFOOss
–– LLIIFFOOss
–– SSIIPPOOss

30. PPeerriipphheerryy
 Decoders
 Sense Amplifiers
 Input/Output Buffers
 Control / Timing Circuitry

31. MMeemmoorryy DDeessiiggnn
RRooww ddeeccooddeerr
A1 A0

32. MMeemmoorryy DDeessiiggnn
RRooww ddeeccooddeerr
–– WWiitthh mmuullttiippllee iinnppuuttss ((>>44)),, ttwwoo pprroobblleemmss
SSppeeeedd ooff ggaatteess bbeeccoommeess aa pprroobblleemm
–– UUssee hhiieerraarrcchhyy ooff NNAANNDDSS//NNOORRSS
–– UUssee pprreeddeeccooddiinngg -- ddeeccooddee uuppppeerr bbiittss ffiirrsstt aanndd uussee
lloowweerr bbiittss ttoo sseelleecctt ffrroomm tthheerree
IInnccrreeaasseedd ffaannoouutt
–– UUssee mmiinniimmuumm ssiizzeedd iinnppuutt ggaatteess

33. A2A 3A2A 3A 0A 1
HHiieerraarrcchhiiccaall DDeeccooddeerrss
Multi-stage implementation improves performance
• • •
WL 1
WL 0
A0A 1 A2A 3 A2A 3
A1 A0 A 0 A1 A3 A 2 A2
• • •
A 3
NNAANNDD ddeeccooddeerr uussiinngg
22--iinnppuutt pprree--ddeeccooddeerrss
A0A 1A0A 1

34. DDyynnaammiicc DDeeccooddeerrss
Precharge devices
VDD 
GND
A0 A0
GND
A1 A1
WL3
WL2
WL1
WL0
A0 A0 A1 A1
WL3
WL2
WL1
WL0


2-input NOR decoder 2-input NAND decoder
VDD
VDD
VDD
VDD

35. MMeemmoorryy DDeessiiggnn
 CCoolluummnn ddeeccooddeerr Memory Cells
Data Out
A1 A0

36. MMeemmoorryy DDeessiiggnn
 CCoolluummnn ddeeccooddeerr Memory Cells
Data Out
A1 A0

37. MMeemmoorryy DDeessiiggnn
 CCoolluummnn ddeeccooddeerr
–– AANNDD--ddeeccooddeerr bbaasseedd
 OOnn tthhee oorrddeerr ooff NN••22NN ttrraannssiissttoorrss
–– BBiinnaarryy ttrreeee bbaasseedd
SSllooww bbeeccaauussee ooff tthhee sseerriieess ooff ppaassss--
ttrraannssiissttoorrss
–– UUssuuaallllyy uussee aa ccoommbbiinnaattiioonn ooff tthhee ttwwoo

38. MMeemmoorryy DDeessiiggnn
 SSeennssee AAmmpplliiffiieerr
–– TTiimmee ttoo ggeett tthhrroouugghh rrooww ddeeccooddeerr,, ccoolluummnn ppuullll--ddoowwnn aanndd
ccoolluummnn ddeeccooddeerr ccaann bbee vveerryy lloonngg
–– UUssee aa sseennssee aammpplliiffiieerr ttoo ssppeeeedd iitt uupp
 SSeennssee ssmmaallll ddiiffffeerreenncceess iinn vvoollttaaggee aanndd aammpplliiffyy iitt ttoo rraaiill
vvoollttaaggee
 CCaann bbee ddiiffffeerreennttiiaall oorr ssiinnggllee--eennddeedd
 UUssuuaallllyy uussee ttrraannssiissttoorrss wwiitthh hhiigghh tthhrreesshhoolldd vvoollttaaggeess

39. SSeennssee AAmmpplliiffiieerrss
C  V
make V as smallas
possible
tp = ----------------
Iav
large
Idea: Use Sense Amplifer
small
outputinput
s.a.
small
transition

40. Out
DDiiffffeerreennttiiaall SSeennssee AAmmpplliiffiieerr
Directly applicable to
SRAMs
VDD
M3 M4
y
bit M1 M2 bit
SE M5

41. NNeexxtt ccllaassss
 MMeemmoorryy RReelliiaabbiilliittyy aanndd YYiieelldd
 CCoonnttrrooll llooggiicc