Eksperimen ini bertujuan untuk memahami prinsip kerja D flip-flop dan D latch. D flip-flop dan D latch adalah rangkaian memori biner dengan satu input (D) yang menyimpan data sesuai dengan sinyal detak (clock). Eksperimen melibatkan penyusunan rangkaian D latch dan D flip-flop untuk mengamati perilaku output berdasarkan input dan sinyal detak.

1. PERCOBAAN 9
ELEMENT MEMORI BINER
D-LATCH Dan D-FLIP FLOP
A. Tujuan Percobaan
Agar mahasiswa mampu memahami prinsip kerja dari rangkaian D flip
flop.
B. Teori Dasar
D flip-flop dan Latch adalah merupakan rangkaian memori dengan input
tunggal (D). input tunggal ini diberikan dengan menambahkan sebuah
pembalik ke input rangkaian dasar RS untuk meyakinkan R dan S selalu
dalam keadaan yang berlawanan, jadi menghapuskan kemungkinan dari
kondisi yang saling berlomba.
Dua jenis elemen memori yaitu:
Latch-beberapa perubahan data pada input akan di transfer ke output
kapanpun pada tingkat logika yang disajikan pada input enable. Selama
Latch tersebut di enable, maka keluaran (Q) akan mengikuti input.Flip-
flop-data pada input akan ditransfer ke output ketika ada penyesuaian
“edge” (transisi dari satu tingkat logika ke lainnya) yang terjadi pada input
Clock.
72

2. Gambar 63. IC D Flip Flop dan D Latch
Tabel 44. Tabel Kebenaran D Latch
D latch atau D flip flop prinsip kerjanya 73able73 sama dengan RS
flip flop dengan output yang selalu mengikuti kondisi input hanya saja
input S diganti dengan D , symbol logika diperlihatkan pada gambar 1
adalah symbol logika untuk D flip flop, flip flop D hanya mempunyai satu
input data (D) dan satu input detak (CLK) output dari 73able Q dan Q.
flip flop ini sering disebut flip flop TUNDA, kata “tunda” menggambarkan
apa yang terjadi pada data atau informasi pada input 0, data (0atau1)
73
Input Output
D Clk / E Q Q
0
0
1
1
Absent
Present
Absent
Present
Tidak Berubah
Tidak Berubah
H L
Tidak Berubah

3. pada input D ditunda 1 pulsa detak dari peinput sampai output Q, 74able
kebenaran dari D latch diperlihatkan pada gambar 2, flip flop D dapat
dibentuk dari flip flop RS yang berdetak dengan menambah kan satu
pembalik, seperti diperlihatkan pada berikut.
(Sumber teori : Jobsheet praktikum dan Modul Elektronika Digital)
C. Gambar Percobaan
Gambar 64. Gerbang AND
Gambar 65. Gerbang NOR
74

4. Gambar 66. Gerbanng NOT
Gambar 67. Gerbang NAND 3 Input
Gambar 68. Rangkaian daasar D Latch
75

5. Gambar 69. Rangkain dasar D Flip Flop dengan Preset dan Clear
D. Alat Dan Bahan
1. Digital trainer unit
2. Jumper 25
3. IC TTL 7402,7404 , DAN 7410
E. Langkah Percobaan
1. Menyediakan satu IC 7402 yang berisi gerbang NOR 2 input, satu IC
7404 hex inverter, dan IC 7408 yang berisi gerbang AND 2 input, pada
digital trainer.
2. Menyusun rangkaian sesuai gambar 68.
3. Mengatur data input saklar seperti ditunjukkan pada tabel 45, dan catat
indikasi output L1 danL2.
4. Masukkan dua IC 7410 yang berisi gerbang NAND dengan 3 input,
dalam digital trainer.
5. Menyusun rangkaian seperti gambar 69.
6. Mengatur kedudukan saklar SW1 dan SW2 seperti ditunjuikkan pada
tabel 46, catat indikasi output L1.
76

6. F. Hasil Percobaan
Tabel 45. Tabel kebenaran D latch
INPUT OUTPUT
D=sw2 Enabel=sw1 L1=Q L2=Q
0
0
0
1
1
1
0
1
0
0
1
0
0
0
0
0
1
1
1
1
1
1
0
0
Tabel 46. Tabel kebenaran D Flip Flop dengan preset dan clear
INPUT OUTPUT
D=sw2 CLK=sw1 L1=Q
0
0
1
1
H-L
L-H
H-L
L-H
0
0
0
1
G. Analisa Data
1. D Latch
a. Pada saat inputnya 0 dan enable 1 maka outputnya akan berlogika
0 sedangkan pada saat inputnya berlogika 1 dan enable berlogika 1
maka outputnya akan berlogika 1.
b. Output akan berlogika 0 ketika pada enable berlogika 0 kecuali
pada saat output sebelumnya berlogika 1 maka outputnya akan
berlogika 1.
2. D flip-flop dengan preset dan clear
a. Pada D flip-flop dengan preset dan clear output akan berlogika 0
ketika di clock high ke low.
77

7. b. Output pada D flip-flop dengan preset dan clear akan berlogika 1
ketika diclock dari low ke high.
H. Kesimpulan
1. Input dan output pada D latch akan berlogika sama ketika pada enable
berlogika 1.
2. Pada D latch output akan berlogika sama dengan output sebelumnya
ketika enable berlogika 0.
3. Pada D flip-flop output akan berlogika sama dengan inputnya ketika
kondisi pada clock adalah dari low ke high.
4. Pada saat kondisi clock dari high ke low maka output pada D flip-flop
akan berlogika 0.
78