Il documento descrive una reconfigurazione per dispositivi Atmel basata sul core n-module AT94K, proponendo un flusso alternativo rispetto a Xilinx. Presenta l'architettura FPSLIC, che combina microcontrollore AVR e FPGA, e discute le modalità di riconfigurazione dinamica. Viene inoltre analizzato il flusso di implementazione, le prestazioni ottenute e le conclusioni riguardanti sviluppi futuri.

1. RABAN Reconfiguration for Atmel devices Based on AT94K core N-module version

2. Sommario Obiettivi Panoramica su FPSLIC FPGA Core AVR Core Cache Logic RABAN Impostazione Implementazione Flusso Performance Conclusioni Domande

3. Sommario Obiettivi Panoramica su FPSLIC FPGA Core AVR Core Cache Logic RABAN Impostazione Implementazione Flusso Performance Conclusioni Domande

4. Obiettivi Presentare un flusso sistemi riconfigurabili alternativo a flusso Xilinx Un'architettura capace di sfruttare il flusso presentato

5. Sommario Obiettivi Panoramica su FPSLIC FPGA Core AVR Core Cache Logic RABAN Impostazione Implementazione Flusso Performance Conclusioni Domande

6. FPSLIC Field Programmable System Level Integrated Circuits (FPSLIC) è un SoC prodotto da Atmel Nasce dall'unione di due progetti avanzati: Microcontrollore AVR (AVR Core)‏ AT40K (FPGA Core)‏ * * Copyright Atmel Corp. All rights reserved

7. Sommario Obiettivi Panoramica su FPSLIC FPGA Core AVR Core Cache Logic RABAN Impostazione Implementazione Flusso Performance Conclusioni Domande

8. FPSLIC: FPGA Core - I Il FPGA Core è formata da l'unione di 3 tipi di componenti: Le celle di logica (figura a lato)‏ I blocchi FreeRAM Gli I/O pad * Copyright Atmel Corp. All rights reserved *

9. FPSLIC: FPGA Core - II Le celle di logica sono aggregate in settori quadrati di 16 celle Agli angoli di ogni settori è posto un blocco di FreeRAM Per comunicare le celle dispongono di: Di una reti di bus Connessione diretta tra celle

10. FPSLIC: FPGA Core - III Sono disponibile 5 piani di bus Esistono due tipi di bus Express Local Tutti i bus sono divisi in segmenti terminati da repeater che rigenera il segnale nel segmento successivo di Bus * Copyright Atmel Corp. All rights reserved *

11. FPSLIC: FPGA Core - IV Ogni cella è connessione con le sue 8 vicine Si risparmiano risorse di routing Il routing è indipendente dalla posizione sulla griglia * Copyright Atmel Corp. All rights reserved *

12. Sommario Obiettivi Panoramica su FPSLIC FPGA Core AVR Core Cache Logic RABAN Impostazione Implementazione Flusso Performance Conclusioni Domande

13. FPSLIC: AVR Core È microcontrollore su architettura Harvard a 8 bit Offre un throughput di 1 MIPS per Mhz Dispone Di: 32 registri 16 Linee di I/O 16 Linee di I/O verso la FPGA Core Timers interfacce di comunicazione * Copyright Atmel Corp. All rights reserved *

14. Sommario Obiettivi Panoramica su FPSLIC FPGA Core AVR Core Cache Logic RABAN Impostazione Implementazione Flusso Performance Conclusioni Domande

15. FPSLIC: Cache Logic É possibile riconfigurare dinamicamente la FPGA Core attraverso 4 porte hardware: FPGAX: posizione orizzontale della cella FPGAY: posizione verticale della cella FPGAZ: indirizza la funzionalità da riconfigurare FPGAD: carica la nuova configurazione La porte sono direttamente accessibili dall'AVR core

16. Sommario Obiettivi Panoramica su FPSLIC FPGA Core AVR Core Cache Logic RABAN Impostazione Implementazione Flusso Performance Conclusioni Domande

17. RABAN: Impostazione - I L'elemento atomico riconfigurabile è un modulo Ogni modulo contiene la logica per gestire la comunicazione L'insieme delle n tuple <Modulo, Attach> attivi in un istante formano un contesto Ad ogni contesto possono essere associate più implementazioni La riconfigurazione avviene attraverso il passaggio tra due implementazioni di contesti diversi

18. RABAN: Impostazione - II Perchè la riconfigurazione possa venire in modo dinamico bisogna rispettare questo vincolo: I moduli in comune tra i due contesti non devono avere place & route diversi Ne deriva la necessità di diverse implementazioni per lo stesso constesti

19. Sommario Obiettivi Panoramica su FPSLIC FPGA Core AVR Core Cache Logic RABAN Impostazione Implementazione Flusso Performance Conclusioni Domande

20. RABAN: Implementazione - I 3 Componenti: I Moduli Gli Attach La Raban Control Interface Descritta, a parte per gli attach, in VHDL Supporta riconfigurabilità 2D *Basata su immagine di proprieta di Atmel Corp. All rights reserved *

21. RABAN: Implementazione - II La Raban Control Interface : Fare da bridge tra gli attach e il bus con Avr Controllare la connessione dei Moduli con al Bus durante la riconfigurazione Gli Attach : Sono ottenuti da macro HW native Offrono comunicazione punto – punto tra modulo e parte statica É molto simile all'interfaccia AVR-FPGA I Moduli : Sono considerati come black box

22. Sommario Obiettivi Panoramica su FPSLIC FPGA Core AVR Core Cache Logic RABAN Impostazione Implementazione Flusso Performance Conclusioni Domande

23. RABAN: Il Flusso - I Caratteristiche del flusso Atmel: Supporto alla co-verificazione Nessun supporto alla progettazione di sistemi riconfigurabili * Copyright Atmel Corp. All rights reserved *

24. RABAN: Il Flusso - II

25. RABAN: Il Flusso - III Il flusso proposto offre: Co-verificazione È utilizzabile su architetture diverse da quella presentata Sintesi unica dei moduli indipendente dalla posizione Utilizzo completo degli strumenti di trasformazione geometrica di IDS Utilizza gli strumenti standard di Atmel IDS : place & route, generazione dei bitstream differenza System Designer : concatenazione tra bistream e codice AVR, programmazione del dispositivo

26. RABAN: Il Flusso - IV Un Esempio dell'Architettura in IDS

27. Sommario Obiettivi Panoramica su FPSLIC FPGA Core AVR Core Cache Logic RABAN Impostazione Implementazione Flusso Performance Conclusioni Domande

28. Performance Per il calcolo delle performance di riconfigurazione è stato condotto su un sistema a singolo modulo Il throughput reale ottenuto è pari 0,76MB/s Il throughput massimo ottenibile pari 1,27MB/s Tutti i risultati sono riferiti a una frequenza di 4Mhz

29. Conclusioni Risultati ottenuti: Un flusso generale per riconfigurazione parziale su FPSLIC Un'architettura di riconfigurabilità: Interna Dinamica 2D Una libreria C per la gestione di quest'ultima ( in fase di testing)‏ Sviluppi futuri: Introdurre supporto alla rilocazione dei moduli Testare l'architettura su sistemi reali

30. Domande ?