Pythonを用いた高水準ハードウェア設計環境の検討（2015年9月18日 リコンフィギャラブルシステム研究会(RECONF) @愛媛大学）

1. Pythonを用いた
高水準ハードウェア設計環境の検討
高前田 伸也
奈良先端科学技術大学院大学 情報科学研究科
E-mail: shinya_at_is_naist_jp
2015年9月18日 13:00-13:25
IEICE RECONF@愛媛大学

2. Veriloggen
RECONF2015-09 Shinya T-Y, NAIST 2
実行
Verilog HDLPython
PythonでVerilog HDLを
組み立てるライブラリ
n Pythonで書いた動作を
HDLに変換する
高位合成ではない
n Pythonのオブジェクト
としてVerilogの信号や
代入を組み上げていく

3. Veriloggen is available!
n GitHubで公開中
l Veriloggen: https://github.com/PyHDI/veriloggen
l PyCoRAM: https://github.com/PyHDI/PyCoRAM
l Pyverilog: https://github.com/PyHDI/Pyverilog
n PIP（Pythonパッケージ管理）でもインストール可
l ただしGitHubが最新版です
RECONF2015-09 Shinya T-Y, NAIST 3
$ pip install veriloggen�
$ pip install pyverilog�
$ pip install pycoram�
$ git clone https://github.com/PyHDI/veriloggen.git�
$ git clone https://github.com/PyHDI/Pyverilog.git�
$ git clone https://github.com/PyHDI/PyCoRAM.git�

4. 目次
n 背景: ハードウェア記述言語
n 提案: Veriloggen
l モジュール (Module)，信号 (Input, Output, Wire, Reg, ...)，
代入 (Assign, Always)，制御 (If, For, While)，
サブモジュール (Instance), コード生成 (to_verilog)，
既存Verilogコードの取り込み (read_verilog_code())
n Veriloggen拡張ライブラリ
l Parallel，FSM，Pipeline, Simulation
n 評価
n まとめ
RECONF2015-09 Shinya T-Y, NAIST 4

5. How to Develop a Software?
Writing a software
in programming languages
Preprocess
Compile
Assemble
Link
CompilerFlow
Execution on a CPU
int main(){�
int a = 1 + 2;�
printf(“Hello %dn”, a);�
return 0;�
}�
add $t0, $t1, $t2�
li $v0, 1�
syscall�
ELF01ABF00F1...�
Executable Binary
RECONF2015-09 Shinya T-Y, NAIST 5

6. How to Develop a (FPGA) Hardware?
Writing a hardware design in HDL
(Hardware Description Language)
Synthesis
Technology Mapping
Place and Route
Bitstream Generation
EDAFlow
Configuration of the bitstream
to an FPGA
module top�
(input CLK, RST, �
output reg [7:0] LED);�
always @(posedge CLK) begin�
LED <= LED + 1;�
end�
endmodule�
1A0C021E...�
Original HW on an FPGA
Bitstream
RECONF2015-09 Shinya T-Y, NAIST 6

7. RTL representation using Verilog HDL
RECONF2015-09 Shinya T-Y, NAIST 7
count
(32-bit)
+
Truncate
inv
32
32
32
8
8
LED
top
32
1Combinational
Circuit
Sequential
Circuit
Combinational
Circuit
Blinking LED (LEDチカチカ)

8. ハードウェア記述言語
HDL (Hardware Description Language)
n ハードウェア設計のためのDSL
l ソフトウェアプログラミング言語との違い
• （多くの）プログラミング言語は逐次動作の記述のためのもの
• HDLは単位時刻毎の並列の振る舞いを記述するためのも
n Verilog HDL/VHDLの問題点
l すべてをレジスタ転送レベルで書かなければならないため大変
l 抽象度・再利用性が低い
n Verilog HDL/VHDLに変わる新しいHDL
l Bluespec: System Verilog + Haskell風味
l Chisel: Scalaベースのハードウェア設計DSL
l MyHDL: PythonベースHDL
l Synthesijer.Scala: ScalaでHDLを生成
RECONF2015-09 Shinya T-Y, NAIST 8

9. PyMTL [Lockhart+,MICRO’14]
Derek Lockhart+: PyMTL: A Unified Framework for Vertically Integrated Computer Architecture Research, ACM/IEEE MICRO-47 (2014)
Pythonでハードウェアを記述
3つのパラダイムをサポート
• Functional Level (FL)
• Cycle Level (CL)
• Register Transfer Level (RTL)
RECONF2015-09 Shinya T-Y, NAIST 9

10. 好きな言語でハードウェア開発したい
n ハードウェア設計は言語・ツールの選択肢が少ない
l ソフトウェア開発は用途と好みに応じて言語を選べる
• C, C++, C#, Java, Python, Ruby, Perl, JavaScrit, Scala, Go, Haskell
l ハードウェア開発は？→選択肢が少ない
• RTL: Verilog HDL, VHDL
• 高級HDL: Chisel (Scala DSL), PyMTL (Python DSL), Veriloggen
• 高位合成: C, C++, OpenCL, Java (Synthesijer), Python (PyCoRAM)
n 「好きな道具」で「好きなもの」を作る世界
• 高位設計 ≠ C設計（Cベースが現状一番良いのは認める）
• でもRubyで書きたい！Goで書きたい！Pythonで書きたい！
– 発表者はPythonで書きたいのでこれからもいろいろやってみます
– でも他の言語も検討中です
RECONF2015-09 Shinya T-Y, NAIST 10

11. Veriloggen
RECONF2015-09 Shinya T-Y, NAIST 11
実行
Verilog HDLPython
PythonでVerilog HDLを
組み立てるライブラリ
n Pythonで書いた動作を
HDLに変換する
高位合成ではない
n Pythonのオブジェクト
としてVerilogの信号や
代入を組み上げていく
n 当該オブジェクトの
to_verilog() を呼ぶと
Verilogのソースコード
のテキストに変換

12. 例）たくさんLEDを追加してみる
RECONF2015-09 Shinya T-Y, NAIST 12
実行

13. モジュール (Module)
n 空のモジュールを作る: Moduleオブジェクトを作成する
l 引数はモジュール名
n Moduleオブジェクトのto_verilog()メソッドを呼び出すと
文字列形式でソースコードが取得できる
RECONF2015-09 Shinya T-Y, NAIST 13

14. 信号 (Input, Output, Wire, Reg)
n Moduleオブジェクトの信号メソッドを呼び出すと
信号がモジュールに追加される
l 引数は信号名，幅，初期値（Reg, Integerのみ）
RECONF2015-09 Shinya T-Y, NAIST 14

15. 代入 (Assign, Always)
n Moduleオブジェクトの
Assign, Alwaysメソッドを使う
l 代入は信号オブジェクトの
呼び出しで表現: count(value)
n Alwaysメソッド
l センシティビティリストが取れる
l Always文中での代入は
ノンブロッキング
l 複数の文を書ける (begin – end)
n Assignメソッド
l 代入されたオブジェクトを渡す
RECONF2015-09 Shinya T-Y, NAIST 15

16. 代入 (Assign, Always)
n Moduleオブジェクトの
Assign, Alwaysメソッドを使う
l 代入は信号オブジェクトの
呼び出しで表現: count(value)
n Alwaysメソッド
l センシティビティリストが取れる
l Always文中での代入は
ノンブロッキング
l 複数の文を書ける (begin – end)
n Assignメソッド
l 代入されたオブジェクトを渡す
RECONF2015-09 Shinya T-Y, NAIST 16

17. 制御 (If, For, While)
n 制御オブジェクトを作る
l Ifオブジェクトの
ElseメソッドでElse文が書ける
l For, While, Generateなどもある
n 制御オブジェクトもただの
Pythonのオブジェクト
l 定義の使い回しができる
RECONF2015-09 Shinya T-Y, NAIST 17

18. サブモジュール (Instance)
n ModuleオブジェクトのInstanceメソッドで追加する
l サブモジュール定義(sub)，インスタンス名('uut')，
パラメータマップ(param_args (リスト・タプル形式))，
ポートマップ(port_args (リスト・タプル形式))
l copy_params/ports/sim_ports()や
connect_params/ports()などの便利メソッド
RECONF2015-09 Shinya T-Y, NAIST 18

19. コード生成 (to_verilog)
n Moduleオブジェクトのto_verilog()メソッドを呼び出すと
文字列形式でソースコードが取得できる
n Verilog HDLのソースコード解析・生成ツールキット
Pyverilogを利用
RECONF2015-09 Shinya T-Y, NAIST 19

20. Pyverilog: Verilog HDL解析・生成ツールキット
RECONF2015-09 Shinya T-Y, NAIST 20
Module
Analyzer
Syntax
Analyzer
Lexical
Analyzer
AST
Signal
Analyzer
Bind
Analyzer
Dataflow
State
Machine
Pattern
Matcher
Control-flow
Optimizer
Code
Generator
Active
Condition
Analyzer
Visualizer
Verilog HDL
Code
module TOP
(input CLK,
input RST,
output rslt, …
Graphical
Output
Verilog HDL
Code
module TOP
(input CLK,
input RST,
output rslt, …
Parser
Dataflow Analyzer
Control-flow Analyzer
Input
Output
AST

21. PythonでVerilog HDLのコード生成
1 import pyverilog.vparser.ast as vast
2 from pyverilog.ast_code_generator.codegen import ASTCodeGenerator
3
4 params = vast.Paramlist(())
5 clk = vast.Ioport( vast.Input(’CLK’) )
6 rst = vast.Ioport( vast.Input(’RST’) )
7 width = vast.Width( vast.IntConst(’7’), vast.IntConst(’0’) )
8 led = vast.Ioport( vast.Output(’led’, width=width) )
9 ports = vast.Portlist( (clk, rst, led) )
10 items = ( vast.Assign( vast.Identifier(’led’), vast.IntConst(’8’) ) ,)
11 ast = vast.ModuleDef("top", params, ports, items)
12
13 codegen = ASTCodeGenerator()
14 rslt = codegen.visit(ast)
15 print(rslt)
11 19, 14 13:53 codegen.py
1 module top
2 (
3 input [0:0] CLK,
4 input [0:0] RST,
5 output [7:0] led
6 );
7 assign led = 8;
8 endmodule
11 19, 14 14:15 generated.v
Python
Verilog HDL
Execute
RECONF2015-09 Shinya T-Y, NAIST 21

22. 既存のVerilog HDLソースコードの取り込み
n read_verilog_module(), read_verilog_module_str()で
既存のソースコードをModuleオブジェクトに変換できる
l 辞書形式で一覧を返すので名前をキーにModuleが取得できる
n 変換後は通常の
Moduleオブジェクト
と同じように扱える
l Module名の変更，
変数や代入を追加，
など
l もちろんVerilogの
ソースコードへの
変換もできる
RECONF2015-09 Shinya T-Y, NAIST 22

23. Veriloggenで何ができるか？
n Verilog HDLのメタプログラミングができる
l 例）回路生成するレシピをPython+Veriloggenで定義して
アプリケーション規模に応じて回路を自動生成
• Verilog HDLにはgenerate構文があるか機能は限定的
n 独自の高位合成コンパイラのバックエンドとして使える
l （PyCoRAMではない）Pythonベースの高位合成ツールとか？
l Post PyCoRAMを現在開発中･･･こうご期待
• 制御とパイプラインを柔軟に結合する仕組み
• 既存のVerilog HDL資源を再利用する仕組み
RECONF2015-09 Shinya T-Y, NAIST 23

24. Veriloggen拡張ライブラリ
n Veriloggenの基本機能はVerilog HDLと同等の記述能力
l 抽象度はほとんど変わらないが，Pythonの言語機能を利用して
Verilog HDLのソースコードを組み立てることができる
n より高い抽象度で設計するには？
→Veriloggenの基本機能をラップしたライブラリ
l Parallel: クロック同期での代入の管理
l FSM: 状態遷移機械の管理
l Pipeline: パイプライン回路の設計支援
l Simulation: シミュレーション用記述
RECONF2015-09 Shinya T-Y, NAIST 24

25. lib.Parallel: クロック同期代入管理
n Parallelオブジェクトの
addメソッドで代入を
追加する
l Alwaysを書かなくて良い
• クロックやリセットは
後から付加する
l 代入条件や遅延が
付加できる
• cond= ...
• delay= ...
l make_always(clk, rst)で
alway文を生成
RECONF2015-09 Shinya T-Y, NAIST 25

26. lib.Parallel: 例
RECONF2015-09 Shinya T-Y, NAIST 26

27. lib.FSM: 状態遷移機械
n FSMオブジェクトの
addメソッドで代入を
追加する
l Alwaysを書かなくて良い
• クロックやリセットは
後から付加する
l 代入条件や遅延が
付加できる
• cond= ...
• delay= ...
l make_always(clk, rst)で
alway文を生成
n goto_next()やgoto()で
状態遷移できる
l 遷移条件が付加できる
RECONF2015-09 Shinya T-Y, NAIST 27

28. lib.FSM: 例
RECONF2015-09 Shinya T-Y, NAIST 28

29. lib.Pipeline:
パイプライン設計支援
n データフローを定義
するだけで
パイプラインRTLが
生成される
l data, valid, readyの組で
変数を管理
• valid, ready無しもOK
l inputメソッドで
通常の信号を
パイプライン変数に
l outputメソッドで
パイプライン変数を
通常の信号に変換
RECONF2015-09 Shinya T-Y, NAIST 29

30. RECONF2015-09 Shinya T-Y, NAIST 30

31. lib.simulation: テストベンチ実装支援
n テストベンチ実装によく使う機能をライブラリ化
l setup_waveform
• 波形生成
l setup_clock
• クロック生成
l setup_reset
• リセット生成
l copy_paramsと
copy_sim_ports
を利用して
インスタンス
生成が簡単に
RECONF2015-09 Shinya T-Y, NAIST 31

32. 評価
n 評価項目: ソースコード行数
n アプリケーション: 簡単な回路3種
l led: LEDチカチカ，テストベンチ無し
• ライブラリ使用なし
l sum: BRAM上のデータの合計値計算，テストベンチ有り
• FSM, simulationライブラリを使用
l sort: ソーティングネットワーク，8-入出力，テストベンチあり
• FSM, simulationライブラリを使用
n 半分程度に削減可能→もう少しなんとかならないか？
RECONF2015-09 Shinya T-Y, NAIST 32

33. まとめ
RECONF2015-09 Shinya T-Y, NAIST 33
実行
Verilog HDLPython
Veriloggen
PythonでVerilog HDLを
組み立てるライブラリ
n Pythonで書いた動作を
HDLに変換する
高位合成ではない
n Pythonのオブジェクト
としてVerilogの信号や
代入を組み上げていく

34. Veriloggen is available!
n GitHubで公開中
l Veriloggen: https://github.com/PyHDI/veriloggen
l PyCoRAM: https://github.com/PyHDI/PyCoRAM
l Pyverilog: https://github.com/PyHDI/Pyverilog
n PIP（Pythonパッケージ管理）でもインストール可
l ただしGitHubが最新版です
RECONF2015-09 Shinya T-Y, NAIST 34
$ pip install veriloggen�
$ pip install pyverilog�
$ pip install pycoram�
$ git clone https://github.com/PyHDI/veriloggen.git�
$ git clone https://github.com/PyHDI/Pyverilog.git�
$ git clone https://github.com/PyHDI/PyCoRAM.git�