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1
Verilog-HDL 講習会DE0編(2)
2入力AND回路の実装
12, June, 2013
鹿児島大学
中原 啓貴
2
File-> NewProjectWizard
を選択してプロジェクトを作成
3
Introductionはスキップ
4
プロジェクト
の位置と
プロジェクト
名を設定
今回は"C:¥verilog¥and_2"
プロジェクト
名は"and_2" トップレベルエントリ名を指定.
プロジェクト名を入力すると自動で同じ名前になる.
よほどのことが無い限り、
プロジェクト名=トップレベルエントリ名
にしておこう. Quartus II はトップレベルエントリ名の
デフォルトはプロジェクト名に設定するので、合成時に
エラーが出てしまう.
(設定方法もあるのだが、面倒…)
5
既存Verilog-HDLソースの追加
今回はファイルの追加は行わないので
そのまま「Next」をクリック
6
ターゲットFPGAの指定
DE0ボードの
デバイスを
読んでみよう
Device Familyは"Cylone III"
"EP3C16F484C6を指定"
7
EDAツールの設定
Simulationで"ModelSim-Altera"と"Verilog-HDL"を選択
8
設定を確認
9
Quartus II のメインウインドウ
プロジェクトの
ファイル管理
合成プロセス表示
Verilog-HDL入力エディタ
合成結果表示
メッセージ表示
合成プロセス指示
10
Verilog-HDL
ファイルの
新規作成
ファイル新規作成ボタンをクリック
Verilog-HDL File を選択
11
2入力AND回路の記述
2入力AND回路を記述します
記述後、保存
(左: ファイル保存
右: 全て保存)
今回は右の
全て保存をクリック
ファイル名はトップモジュール名
と同じ"and_2"になっているので
そのまま「保存」をクリック
12
合成の実行
クリック
Taskに合成過程が表示されるので
待ちましょう
"Full Compilation was succesful"と
表示されればOK
13
ピン配置用ツール
(Pin Planner)の起動
14
Pin配置を指定
"Node Name"には
Verilog-HDLの入出力ポートで
記述した変数が表示される
1. "Location"をダブルクリック
2. 指定したいピン番号(PIN_**)を選択
15
このように
設定
16
設定の再確認
"x"と"y"に
割当て
DE0ユーザーマニュアル 23ページ
"z"に
割当て
17
再度合成を行います
クリック
ピン配置(つまりI/Oの位置)が
変わったので, 再度回路を再設計
する必要があります
"Full Compilation was succesful"と
表示されればOK
18
FPGAをPCに接続し、
電源を入れます
1. ACアダプタを接続
2. USBケーブルを介して
PCとFPGAボードを接続
3. 電源スイッチをオン
19
USB Blasterのインストール (初回のみ)
Windows7 ではインストールに失敗します
Windows XPの人は次以降のページを参考にして
デバイスマネージャ経由で
インストールしてください
何も表示されない
(USB-Blasterを既にインストール済み)の
場合は30ページへ
20
デバイスマネージャを起動
(Windows7)
コンピュータを右クリックして
プロパティを選択
コントロールパネルから
デバイスマネージャーを選択
21
USB Blasterのドライバ更新指定
ほかのデバイス の USB-Blaster を
右クリックして プロパティ を選択
22
ドライバーの更新をクリック
23
コンピュータを参照してドライバを検索
24
参照をクリック
25
usb-blaster
フォルダを
クリックします
(バージョンに
よって異なる!)
OSが32ビットか
64ビットかも
調べて下さい!
たぶん, quartusフォルダ
内のdriversフォルダ内に
あると思う…
この例では
Quartus II 10.1 SP1
26
指定したら次へ
27
セキュリティ警告は無視
28
正常にインストールされれば
このように表示される
29
デバイスの状態と
デバイスマネージャを確認
30
Programmer (書き込みツール)の起動
クリック
31
コンフィギュレーションを開始
USB-Blaster, JTAGモード, Programにチェックを確認
確認したら
Start を
クリック
Progress に "100%(Successful)"
と表示されれば成功
動作確認
AND回路になっていますか?
32
スライドスイッチ(SW0,SW1)を
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