Xilinx2013d

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Using Xilinx ISE 12.4 and Verilog HDL

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  • コンフィグレーション回路、コンフィグレーションモードなどの詳細は Spartan3e のデータシート ds099-2 に記載されている。 Pfd フォルダに spartan3ds_j.pdf という名前で日本語版を保存。
  • ザイリンクス製の FPGA は SRAM で構成されている。そのため電源をオフにするとデータがなくなるので、電源投入時に毎回コンフィグレーションする必要がある。 今回用いる基盤にはついていないが、コンフィグレーション用の ROM を外付けしたり、コンフィグレーション ROM 内蔵型の FPGA もある。アルテラ製の FPGA にはフラッシュ ROM で構成されている製品があり、これは電源投入ごとにコンフィグレーションする必要がない。
  • Xilinx2013d

    1. 1. Xilinx 設計統合環境操作の覚えISE 12.4 を題材として ver3.0 論理回路設計研修 © 渡部謹二 , 小川清2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 1
    2. 2. この資料について 論理回路研修の補助資料です  研修以外の目的での使用はご遠慮ください  最新の情報は Xilinx.com の資料でご確認くだ さい 誤り等を見つけられた場合は名古屋市工業 研究所 小川清までご連絡ください  kaizen@wh.commufa.jp  http://researchmap.jp/kaizen/STARC RTL 設計 スタイルガイド kinji, kaizen@wh.commufa.jp 2013/02/27 (c) watabe / 2
    3. 3. 目次 設計統合環境による「プロジェクト」 管理 ISim による模擬試験 (simulation) PlanAhead によるピン割り当て 設計統合環境による回路生成 iMPACT による回路の実装 (download)2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 3
    4. 4. 設計統合環境による 「プロジェクト」管 理2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 4
    5. 5. はじめに設計統合環境による「プロジェクト」 管理 設計統合環境は設計の道具を統合した環境で す  「プロジェクト」という纏まりで構成を管理して います。  「プロジェクト」の管理方法について説明します  「プロジェクト」は「フォルダ」と対応していま す。  うまく動いた「プロジェクト」の「フォルダ」を 複写して、基準線 (base line) は手をつけないよう にします。 (c) watabe kinji, kaizen@wh.commufa.jp 2013/02/27 5
    6. 6. 設計統合環境の起動設計統合環境による「プロジェクト」管理 デスクトップ上の「 Xilinx ISE Design Suite 12.4 」アイコンをダブルクリック する  「スタートボタン」から選択しても起動す る2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 6
    7. 7. プロジェクト設計統合環境によるプロジェ クト管理 プロジェクトで 1 つの開発物の管理をしま す  Verilog HDL( 回路記述、模擬試験 (simulation) 記述 )  UCF (回路配置配線制約記述、時間制約記述)  回路図(回路記述) , 実装用ファイル プロジェクトの新規作成と既存のプロジェ クトの開き方を示します 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 7
    8. 8. 「プロジェクト」の新規作成 設計統合環境による「プロジェクト」管理①File->New Project をクリック 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 8
    9. 9. ①Name,  プロジェクトの名前Location, プロジェクトの位置Working Directory プロジェクトを保存するフォルダ名を記入 ②Next ボタンを押 す 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 9
    10. 10. ① 使用するデバイスの情報を記入する(デバイス のプリントを参考に)②  使用する言語、ツールの情報を記入する③Next ボタンを押す 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 10
    11. 11. 既存の「プロジェクト」を開 く 設計統合環境による「プロジェクト」管理既存のプロジェクトを開く場 合、File->Open Project メニュー をクリックする ダイアログボックスでプロジェクトファイルを指定すれ ば読み込みます古い形式のプロジェクトファイル( .ise )は、新しい形式 (.xise) に変換します(不可 逆) 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 11
    12. 12. VerilogHDL 回路記述ファイルの作成・編 集 設計統合環境による「プロジェクト」管理 Verilog HDL は回路を記述する用途と、試 験台 (test bench) を記述する用途がありま す  回路記述ファイルの場合を示します  新規にファイルを作成し「プロジェクト」に追 加する手順  既存のファイルを「プロジェクト」に追加する 手順 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 12
    13. 13. VerilogHDL 回路記述ファイルの作成と 「プロジェクト」への追加 設計統合環境による「プロジェクト」管理 ①View を Implementation にしておく②Design ウインドウで右クリック、 New Source をクリックする 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 13
    14. 14. ① Source Type を選 ② ファイル名を記入する 択する回路設計を行う場合は Verilog Module を 選択 ③Add to project に チェックが入っている ことを確認 2013/02/27 Next ボタンを押す (c) watabe kinji, kaizen@wh.commufa.jp 14
    15. 15. Next ボタンを押す(このステップをパス する)2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 15
    16. 16. 既存ファイルの「プロジェクト」へ の追加 設計統合環境による「プロジェクト」管理①Design ウインドウで右ク リック Add Source または AddCopy of Source をクリック②  ファイル選択ダイアログで「プロジェクト」へ追加するファイルを選択する ③ 追加されたかどうかをDesign ウインドウの階層表 示で確認する Add copy of source は 異なるフォルダにある ファイルを使う場合 kinji, kaizen@wh.commufa.jp 2013/02/27 (c) watabe 16
    17. 17. VerilogHDL 回路記述ファイルの編集 設計統合環境による「プロジェクト」管理 View の選択:回路設計の場合は ImplementationDesign ウインドウのファイルをダブルクリックするとエディ タで編集できる 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 17
    18. 18. 試験台 (verilog test fixture) の作成・編集設計統合環境による「プロジェクト」管理 試験台 (verilog test fixture) 記述ファイ ルの新規作成・編集方法を示します  既存のファイルのプロジェクトへの追加方 法は VerilogHDL 回路記述ファイルと同じ です2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 18
    19. 19. ①View を Simulation にする②Design ウインドウで右クリッ ク、 NewSource をクリック 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 19
    20. 20. ① Verilog Test Fixture を 選択② File name ファイル名を入力(命名規則にしたがってください。ここで は tb_ を先頭に付加) ③ Add to Project にチェックがあることを確 認して Next 2013/02/27 ボタンを押す (c) watabe kinji, kaizen@wh.commufa.jp 20
    21. 21. ① テスト対象のモジュール(トップモ ジュール)を選択②Next ボタンを押す 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 21
    22. 22. Finish ボタンを押す 試験対象 ファイルに 応じたソー スを自動生 成します。 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 22
    23. 23. ISim による模擬試験(simulation)2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 23
    24. 24. はじめに ISim による模擬試験 (simulation) ISE シミュレータ( ISim )を使った模擬試 験 (simulation) について説明します 模擬試験に当たっては回路記述と試験台 (verilog test fixture) ファイルを記述します . test bench と言う場合もあります。 以下の道具の使い方を示します  信号を観測する  模擬試験 (simulation) を制御する  中断点 (break point) を設定する 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 24
    25. 25. シミュレータの起動①View の Simulation を選択②Design ウインドウの模擬試験する試験台 (test fixture) を選択③Simulate Behavioal Model をダブルクリック 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 25
    26. 26. ISim 模擬試験の様子  メニューやアイ コンで操作  Waveform ウイ ンドウで波形を 観測  Console ウイン ドウでコマンド を打ち込む、 メッセージを確 認するなどでき る2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 26
    27. 27. 信号を観測する ①Instance and ProcessName ウインドウで選択す る ②Objects ウインドウで 見たい信号を Wave ウイ ンドウにドラッグ&ド ロップ ③ 信号を追加する 信号の変化が観測されない場合は試験 しなおす( Restart ) 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 27
    28. 28. 信号を観測する 示された波形は以下の View ツールを使って観測する View ツールバーを表示  View > Toolbars > View をクリック2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 28
    29. 29. 模擬試験 (simulation) の制御 一気に試験をして信号を観察するほかに、段階的に試験を行う ことができる View→Toolbars→ISim をクリックして Isim ツールバーを表示す る2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 29
    30. 30. 模擬試験 (simulation) の制御2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 30
    31. 31. 模擬試験 (simulation) の制御 Run All コマンドを発行すると模擬試験 (simulation) が終了しない場合があるので注 意  試験台 (test fixture) に $stop などシステムタスク をいれる  pause,stop コマンドで模擬試験を一時停止する 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 31
    32. 32. 中断点 (break point) を設定す る ソースコード行ごとに挙動を確認できる 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 32
    33. 33. Source ウインドウの行番号の右側で ダブルクリッククリックをすると中 断点を挿入する もう一度押すと削除 模擬試験 (simulation) が 中断点 (break point) に 達すると一時停止する  その後ステップ実行をつ かい 1 行ごとの信号の推 移を確認できる 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 33
    34. 34. デバッグの様子一時停止の状態でソースコードのレジスタにカーソルを合わせるとその時 点での値を表示する 信号波形観測だけで なくコンソール出力 、ファイル出力など を利用して模擬試験 を効率化しよう 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 34
    35. 35. PlanAhead によるピン割り当て2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 35
    36. 36. はじめに PlanAhead によるピン割り当て UCF(user constraints file: 利用者制約 ファイル ) に回路 I/O のピン割り当て、 時間制約、配置配線制約などを記述でき ます  I/O のピン割り当ての方法を示します 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 36
    37. 37. UCF の作成 PlanAhead によるピン割り当て①View をImplementation にする②Design ウインドウでトップモジュールのファイルを選択する③Process ウインドウ で I/O Pin Plannning (Plan Ahead) – Pre- Synthesis をダブルクリック 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 37
    38. 38. ピン割り当て PlanAhead によるピン割り当て① タブを I/O Ports にす る② 編集したいポートを選択 する③ タブを General にする④ ポートに割りあてたい ピンの番号を記入する 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 38
    39. 39. ピン割り当て PlanAhead によるピン割り当て⑤ タブを Configure にしてピンのバッファ設定を行な う I/O Standard, Drive Strength, Slew Type, Pull Type の設定ができる ファイル保存にはFile->Save Design メニュー を PlanAhead の終了には File->Exit メニューを をクリックする 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 39
    40. 40. UCF の確認 PlanAhead によるピン割り当てファイル保存を行なうと最上位モジュールと同じ名前の UCFを「プロジェクト」 に追加 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 40
    41. 41. 設計統合環境による回路生成2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 41
    42. 42. はじめに設計統合環境による回路生成 正しく VerilogHDL 回路記述し、制約条 件を記述すれば回路合成、実装、ビッ トファイルの生成を経て FPGA に書き 込み可能なデータに変換する  以上の工程を一括して行う方法を示します2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 42
    43. 43. プログラムファイルの生成 設計統合環境による回路生成 ①Implementation を選択② コンパイル対象のトップモジュール(階層のトップ)を 選択 ③Process ウインドウのGenerate Programming File をダブルクリップ ④Console ウインドウにコ ンパイルの進捗状況を表示 する成功すればProcess "GenerateProgramming File" 43completed successfully (c) watabe kinji, kaizen@wh.commufa.jp 2013/02/27
    44. 44. iMPACT による回路の書き込み2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 44
    45. 45. はじめにiMPACT による回路の書き込み ビットファイルを FPGA に書き込 み (download) 手順を示します  FPGA モード設定  PC と FPGA 基盤の接続  iMPACT の使い方2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 45
    46. 46. FPGA モード設定  FPGA のコンフィグ レーションモードピ ンで設定  この基盤では Slave Serial Mode 固定  通常の基盤であると モードピンをスイッチ で設定するので注意2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 46
    47. 47. PC と基盤の接続  25 ピンパラレル ケーブルで PC と接続写真 FPGA 基盤を接続 する  AC アダプタを FPGA 基盤に接続 する2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 47
    48. 48. iMPACT の使い方 ①   Process ウインドウの Generate Programming File を展開 ②   Configure Device (iMPACT) をダブルクリッ ク2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 48
    49. 49.  エラーにより iMPACT が設計 統合環境より起 動できない場合 スタートメニュー -> すべてのプログラム - > Xilinx ISE Design Suite 12.4 -> ISE デザインツール -> ツール -> iMPACT2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 49
    50. 50. ①Boundary Scan を ダブルクリック ② 右クリックしてInitialize Chain  をク リック 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 50
    51. 51. ① 数珠繋ぎになっているデ バイスを表示する ※ 表示しない場合は 電源接続、 JTAG 接続、 JTAG モード設定を確 認する② コンフィグレーションファイル(書き込みファイル)を聞いてくるので Yes ボタンを押す 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 51
    52. 52.  「コンフィグ レーションデー タの準備」で作 成した bit ファイ ルを選択  Open ボタンを押 下2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 52
    53. 53. Device Programming Properties Dialog Box「 Pulse PROGThis instruction is supported in Spartan, Virtex®FPGAs. When you select the Pulse PROG option, a special program instruction is sent tothe device that causes the PROG signal to be pulsed to clear the device configurationmemory prior to initiating the configuration sequence. 」 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 53
    54. 54.  SPI, BPI ROM が関係なければ No2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 54
    55. 55. 右クリックして Program を押す2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 55
    56. 56. OK ボタンを押下2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 56
    57. 57. 書き込みが成功すると Program Suceeded と 表示する FPGA は書き込み成功 するとそのまま動作す る 失敗すると Program Fail と赤く表示する。ケーブル が緩んでいても失敗する。接続を確認して再度実行 してみる。 2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 57
    58. 58. プログラム書き込み(download) について PROM への書き込みは iMPACT で出来 ます  操作は異なりますので注意してください2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 58
    59. 59. 参考事項 回路図設計 ,IP の利用については 「 FSM 設計詳細(シリア ル) .ppt 」で説明していますの で参照ください 参考  FPGA ボードで学ぶ Verilog HDL を 使用 ( 設計統合環境は xilinx.com か ら)  Spartan3e データシー ds099- 2 2013/02/27 ) (c) watabe kinji, kaizen@wh.commufa.jp ( v1.4 59
    60. 60. 履歴 2010/9/1   ISE 12.2、 ModelSim XE III 向けに作成 2011/4/13   ISE12.4 向け、 ISE Simulator 向けに改訂 2011/4/13 2009/3/9 「コンフィグレー ション方法 .ppt 」ファイルを一本化 2011/4/20 PlanAhead 資料を追加 2013/2/13 全体を見直し2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 60

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