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line_bufのディレクティブ
● unsigned int line_buf[2][HORIZONTAL_PIXEL_WIDTH];
● #pragma HLS array_partition variable=line_buf block
factor=2 dim=1
– block factor=2 dim=1 － 1次元、つまり[2]を2つのブロック
（BRAM)に分ける
● #pragma HLS resource variable=line_buf core=RAM_2P
– RESOURCEディレクティブにcoreオプションを付けるとコアを指定
できる
– RAM_2P － 1つのポートでReadできて、もう2つのポートで
Read/WriteできるBRAM
– RESOURCEディレクティブにLATENCYオプションを付ければレイ
テンシを指定できる](https://image.slidesharecdn.com/vivadohls5axi4stream-160108190411/85/Vivado-hls-5-axi4-stream-26-320.jpg)
Vivado hls勉強会5（axi4 stream）
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- 2. 2 注意点 ● 元はVivado HLS2014.4で作製した資料を修正が 必要なところだけVivado HLS 2015.4に修正して あります ● よって、Vivado HLSのウインドウにOpen Wave viewer…が無い画面がありますがご了承下さい
- 3. 3 これからすること ● ラプラシアンフィルタをAXI4 Streamバス用のIPと する ●AXI4 Streamについて勉強しよう（サイドチャネル 付き） ● 今回はStream入出力としたいので、C++を使用す る ●
- 4. 4 これから何するのか？ ● Vivado HLS2015.4 – AXI4 Streamのラプラシアンフィルタ用プロジェクト作製 – ソースコードなどをコピーして、Add Sources – Cシミュレーション – CからHDLを生成 – C/RTLコシミュレーション – VivadoでC/RTLコシミュレーションの波形を確認 – IPとしてパッケージ
- 5. 5 AXI4 Stream ● 動画の画像データや、カメラのフレームバッファのデータなど のストリームデータ ● つまり前から順番にデータを流す（シーケンシャル・アクセス） ● MasterからSlave にデータを転送 ● プロトコルはAXI4 Master，AXI4 Slave, AXI4 Lite Slaveと比 較しても簡単 ● ほとんどの信号がオプション ● FPGAの部屋のAXI4 Streamの解説ページ – http://marsee101.blog19.fc2.com/blog-entry-2454.html
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- 9. 9 Vivado HLSでのAXI4 Stream1 ● サイドチャネル無しのAXI4 Stream – 高位合成 UG902(v2015.2) 2015年6月24日146ペー ジ – http://japan.xilinx.com/support/documentation/sw_m anuals_j/xilinx2015_2/ug902-vivado-high-level-synt hesis.pdf – AXI4 Streamの信号線はTVALD, TREADY, TDATAの 3種類のみ #include <ap_int.h> #include <hls_stream.h> int fil_axis_sample(hls::stream<ap_int<32> >& in_data, hls::stream<ap_int<32> >& out_data){ #pragma HLS INTERFACE axis port=in_data #pragma HLS INTERFACE axis port=out_data #pragma HLS INTERFACE s_axilite port=return
- 10. 10 Vivado HLSでのAXI4 Stream2 ● サイドチャネルありのAXI4 Stream – 高位合成 UG902(v2015.2) 2015年6月24日147ページ – http://japan.xilinx.com/support/documentation/sw_ma nuals_j/xilinx2015_2/ug902-vivado-high-level-synthe sis.pdf – ap_axi_sdata.hをインクルードする (ap_axis, ap_axiu) ap_axis のテンプレートを引用する template<int D,int U,int TI,int TD> struct ap_axis{ ap_int<D> data; ap_uint<D/8> keep; ap_uint<D/8> strb; ap_uint<U> user; ap_uint<1> last; ap_uint<TI> id; ap_uint<TD> dest; };
- 11. 11 サイドチャネルありのAXI4 Stream続き ● サイドチャネルありのAXI4StreamのC++コード例 ● user – 1bit, id – 1bit, dest – 1bit #include <ap_int.h> #include <hls_stream.h> #include <ap_axi_sdata.h> int fil_axis_side_ch(hls::stream<ap_axis<32,1,1,1> >& ins, hls::stream<ap_axis<32,1,1,1> >& outs){ #pragma HLS INTERFACE axis port=ins #pragma HLS INTERFACE axis port=outs #pragma HLS INTERFACE s_axilite port=return
- 12. 12 AXI4 Stream版 ラプラシアンフィルタIPブロック図 ラプラシアンフィルタ 処理部 AXI4 Stream入力 インターフェース AXI4Stream出力 インターフェース AXI4 Stream AXI4 Stream
- 13. 13 ラプラシアンフィルタ処理部 画像の 輝度成分 AXI4 Stream出力 現在のAXI4 Stream入力 画像の 輝度成分 AXI4Stream出力 ラプラシアンフィルタ処理 データ 現在のAXI4 Stream入力 nクロック n+1クロック
- 14. 14 これから何するのか？ ● Vivado HLS2015.4 – AXI4 Streamのラプラシアンフィルタ用プロジェクト作製 – ソースコードなどをコピーして、Add Sources – Cシミュレーション – CからHDLを生成 – C/RTLコシミュレーション – VivadoでC/RTLコシミュレーションの波形を確認 – IPとしてパッケージ
- 15. 15 Vivado HLS 2015.4の起動と 新規プロジェクト作製 ●Vivado HLS 2015.4を起動する ● Create New Projectをクリックして、新規プロジェクトを作製する
- 16. 16 プロジェクト作成パスと プロジェクト名の指定 ● Locationに適当なフォルダを指定する（ここでは、V_HLS_study_meetingを指 定した） ● Projectnameにlap_filter_axisを入力する ● Next >ボタンをクリックする
- 17. 17 Add/Remove C-baseｄ sourcefiles ● デフォルト状態で、Next >ボタンをクリックする
- 18. 18 Add/Remove C-based testbench files ●デフォルト状態で、Next >ボタンをクリックする
- 19. 19 Solution Configuration 1 ●solution1の設定を行う ● Clock Periodは10(ns)なので、そのままとする ● FPGAの種類を選択するためにPart Selectionの…ボタンをクリックする
- 20. 20 Device Selection Dialog ●Filterを上図のように設定する ● ｘc7z010clg400-1を選択して、OKボタンをクリックする
- 21. 21 Solution Configuration 2 ●Part SelectionのPartにｘc7z010clg400-1が設定された ● Finishボタンをクリックする
- 22. 22 Vivado HLS起動 ● VivadoHLSが起動した
- 23. 23 これから何するのか？ ● Vivado HLS2015.4 – AXI4 Streamのラプラシアンフィルタ用プロジェクト作製 – ソースコードなどをコピーして、Add Sources – Cシミュレーション – CからHDLを生成 – C/RTLコシミュレーション – VivadoでC/RTLコシミュレーションの波形を確認 – IPとしてパッケージ
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- 25. 25 lap_filter_axis.cpp ● フル・チューン済みのAXI4 Stream版ラプラシアンフィルタ （ハードウェア） ●サイドチャネルありのAXI4 Stream ● hls::stream<ap_axis<32,1,1,1> >& ins – data 32ビット、user 1ビット、id 1ビット、dest 1ビット ● フレームの最初のデータを送るときにだけuserが1になるの で、userが1になるのを待つ（AXI VDMAの仕様） ● ラプラシアンフィルタの出力ストリーミングの場合もuserの仕 様は同じ ● 行の最後でlastをアサートする ● またtu1978さんにサンプルコードを頂きました。ありがとうご ざいました。
- 26. 26 line_bufのディレクティブ ● unsigned intline_buf[2][HORIZONTAL_PIXEL_WIDTH]; ● #pragma HLS array_partition variable=line_buf block factor=2 dim=1 – block factor=2 dim=1 － 1次元、つまり[2]を2つのブロック （BRAM)に分ける ● #pragma HLS resource variable=line_buf core=RAM_2P – RESOURCEディレクティブにcoreオプションを付けるとコアを指定 できる – RAM_2P － 1つのポートでReadできて、もう2つのポートで Read/WriteできるBRAM – RESOURCEディレクティブにLATENCYオプションを付ければレイ テンシを指定できる
- 27. 27 UNROLLディレクティブ Vivado Design Suiteユーザー ガイド 高位合成 UG902 (v2015.1) 2015 年 4 月 1 日 177ページ「 図 1 69 :‐ ループの展開」を引用
- 28. 28 lap_filter_axis_tb.cpp ● test.bmpをオープンする ● UUTにダミー・データを送ってから、userを1にアサート してtest.bmpの最初のデータを送る –BMPファイルのデータは、一番下の行が先に出てくるので行 を逆順にする ● その後、userを0にして、test.bmpのデータを送る ● 行の最後ではデータと一緒にlastを1にする ● ハードウェアとソフトウエアのラプラシアンフィルタ実装 のデータを比べる ● ハードウェアの出力データをtemp_lap.bmpに書き込む
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- 32. 32 Test Bench ● Sourceにlap_filter_axis.cpp,lap_filter_axis.hが入った ● 同様にTest Benchを右クリックし、右クリックメニューか らAdd Files...を選択した
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- 34. 34 これから何するのか？ ● Vivado HLS2015.4 – AXI4 Streamのラプラシアンフィルタ用プロジェクト作製 – ソースコードなどをコピーして、Add Sources – Cシミュレーション – CからHDLを生成 – C/RTLコシミュレーション – VivadoでC/RTLコシミュレーションの波形を確認 – IPとしてパッケージ
- 35. 35 Cシミュレーション ● ProjectメニューからRun CSimulationを選択する
- 36. 36 C Simulation Dialog ●ダイアログが開く ● OKボタンをクリックする
- 37. 37 Cシミュレーション結果 ● Success HWand SW results matchと表示され た
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- 40. 40 これから何するのか？ ● Vivado HLS2015.4 – AXI4 Streamのラプラシアンフィルタ用プロジェクト作製 – ソースコードなどをコピーして、Add Sources – Cシミュレーション – CからHDLを生成 – C/RTLコシミュレーション – VivadoでC/RTLコシミュレーションの波形を確認 – IPとしてパッケージ
- 41. 41 Top Functionの指定1 ● Cコードを合成する前に、TopFunctionを指定する。 ● これがCコードの合成の最上位関数になる。 ● ProjectメニューからProject Settings...を選択する
- 42. 42 Top Functionの指定2 ● 左のウインドウで、Synthesisを選択する ●Top Functionの右のBrows...ボタンをクリックする
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- 44. 44 Top Functionの指定4 ● TopFunctionにlap_filter_axisが入った ● OKボタンをクリックする
- 45. 45 Cコードの合成 ● SolutionメニューからRun CSynthesis->Active Solutionを選択して、Cソースコードの合成を行う
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- 49. 49 これから何するのか？ ● Vivado HLS2015.4 – AXI4 Streamのラプラシアンフィルタ用プロジェクト作製 – ソースコードなどをコピーして、Add Sources – Cシミュレーション – CからHDLを生成 – C/RTLコシミュレーション – VivadoでC/RTLコシミュレーションの波形を確認 – IPとしてパッケージ
- 50. 50 C/RTLコシミュレーション ● SolutionメニューからRun C/RTLCosimulationを 選択する
- 51. 51 Co-simulation Dialog ● DumpTrace を none から all に設定を変更 する ● allにすると、シミュレー ション波形が記録され る ● OKボタンをクリックする とC/RTLコシミュレー ションが始まる
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- 53. 53 これから何するのか？ ● Vivado HLS2015.4 – AXI4 Streamのラプラシアンフィルタ用プロジェクト作製 – ソースコードなどをコピーして、Add Sources – Cシミュレーション – CからHDLを生成 – C/RTLコシミュレーション – VivadoでC/RTLコシミュレーションの波形を確認 – IPとしてパッケージ
- 54. 54 Open Wave viewer…アイコンをクリック ●Open Wave viewer…アイコンをクリックする
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- 60. 60 波形ウインドウ2 ● ins_TVALIDとins_TREADYが常時1（Waitが無い） ● outs_TVALIDとouts_TREADYが常時1（Waitが無い） ●よって1クロックごとにラプラシアンフィルタ処理を実行できる
- 61. 61 これから何するのか？ ● Vivado HLS2015.4 – AXI4 Streamのラプラシアンフィルタ用プロジェクト作製 – ソースコードなどをコピーして、Add Sources – Cシミュレーション – CからHDLを生成 – C/RTLコシミュレーション – VivadoでC/RTLコシミュレーションの波形を確認 – IPとしてパッケージ
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- 63. 63 Export RTL Dialog ●Exprot RTLダイアログが開く ● デフォルトのIP Catalog（Vivado用）を選択 ● OKボタンをクリックする
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- 66. 66 AXI4 StreamのラプラシアンフィルタIP の使い方 ● AXIVDMAを使用してメモリからのDMA Readした データをAXI4 StreamでラプラシアンフィルタIPに 入力する ● AXI4 Streamで出力されたラプラシアンフィルタ結 果をAXI VDMAでメモリへDMA Writeする
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- 69. 69 ラプラシアンフィルタ実装方法 へのリンク1 ● AXI4-Stream版ラ プラシアンフィルタIPのカメラ 表示システム1(構想編) ●AXI4-Stream版ラ プラシアンフィルタIPのカメラ表示 システム2(Vivado 2015.1でプロジェクトを作製) ● AXI4-Stream版ラ プラシアンフィルタIPのカメラ 表示システム3(ブロックデザイン1) ● AXI4-Stream版ラ プラシアンフィルタIPのカメラ 表示システム4(ブロックデザイン2) ● AXI4-Stream版ラ プラシアンフィルタIPのカメラ 表示システム5(制約ファイル、インプリメント) ● AXI4-Stream版ラ プラシアンフィルタIPのカメラ表示 システム6(SDK1)
- 70. 70 ラプラシアンフィルタ実装方法 へのリンク2 ● AXI4-Stream版ラプラシアンフィルタIPのカメラ表 示システム7(実機動作) ● AXI4-Stream版ラプラシアンフィルタIPのカメラ表 示システム8(デバック) ● AXIVDMAのドライバによるレジスタの設定値 ● AXI4-Stream版ラプラシアンフィルタIPのカメラ 表示システム9(カメラ画像表示は完成) ● AXI4-Stream版ラプラシアンフィルタIPのカメラ 表示システム10(ラプラシアンフィルタ処理) ● AXI4-Stream版ラプラシアンフィルタIPのカメラ 表示システム11(ベアメタル・アプリ版完成)
- 71. 71 まとめ ● ラプラシアンフィルタIPのインターフェースをサイド チャネルありのAXI4 Streamにした ●ラプラシアンフィルタIPのインターフェースをAXI4 Streamにして、DMAはDMAのIPに任せたほうが CやC++ソースをチューンしやすい ● Vivado HLSでIPを作るときのお勧めはAXI4 Stream ● DMAはIPで実装しよう
- 72. 72 謝辞 ● AXI4 Streamのラプラシアンフィルタ・サンプルコー ドを教えて頂いたtu1978 さんに感謝いたします
- 73. 73 参考文献 ● Vivado DesignSuite ユーザー ガイド 高位合成 UG902 (v2014.3) 2014 年 10 月 1 日 – http://japan.xilinx.com/support/documentation/sw_m anuals_j/xilinx2014_4/ug902-vivado-high-level-synt hesis.pdf ● Vivado Design Suite ユーザー ガイド 高位合成 UG902 (v2015.2) 2015 年 6 月 24 日 – http://japan.xilinx.com/support/documentation/sw_m anuals_j/xilinx2015_2/ug902-vivado-high-level-synt hesis.pdf