SDSoC と Vivado
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SDSoC を使うなら通常は Vivado をつかってはいけません！！でも使いたい人のために、Chipscope で動かすまでをまとめました。
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SDSoC と Vivado
- 3. Explorer で見てみる Vivado の プロジェクトファイル がある。 適切な Vivado のバージョンで 起動
- 4. Vivado で見てみる
- 5. Synthesis/Implementation は終了して いるはず Complete:上の段がSynthesis :下の段がImplementattion Elapsed が実行時間:Synthesis 2.25 min :Implementattion は 9.25 min タイミングがミートしていないと この辺でエラー(赤文字) になる
- 8. 整形された、、、はず SDSoC が自動 生成したI/F部 のIPコア SDSoC がVivado HLS を利用して高位合成 したIPコア SDSoC が差し込んだ Data Mover
- 11. Zynq の何につながっているか？ ACP のための AXI Interconnect というスイッ チングバスのIPコア
- 12. Zynq を拡大 ACP (AXI) GP0 (AXI) DDR
- 13. Zynq と PL の接続 UG585 から抜粋 HP(AXI) DDR ACP(AXI)GP(AXI)
- 14. Zynq の AXI の種類 • ACP – L2 キャッシュを使った高速アクセス 行列計算などに利用 • HP – 64 bit 対応の高速バス 画像データのやり取りなどに利用 • GP – 汎用 汎用レジスタインタフェースなどに利用 ビット幅 数 ACP 64 1 AXI3.0(?) 64 ビットキ ャ ッシュコ ヒ ーレントマス ターポー ト HP 32 /64 4 AXI3.0 高性能/広帯域マスター(High Performance)ポー ト GP 32 4(Mx2, Sx2) AXI3.0 汎用（General)ポート 大半のケースでは HP を使えばいいはず。 SDSoC はなぜか行列計算にスポットを当てているので、ACP がデフォルト
- 19. I/F でまとめられていた信号線を見る ことが出来る • ap_start – 開始 • ap_done – 終了 • ap_idle – アイドル • ap_ready – 準備 この辺を ChipScope でみればいいに 違いない。 もう一度 + をクリックして閉じておく
- 20. Mark Debug してみる 信号線を左クリックで選択した後、 右クリックでメニューを出す そして、Mark Debug を選択 これにより信号線の属性がデバッグ用に 記録される。
- 22. Mark Debug の意味と注意点 • 合成後に信号線のキャプチャーが出来る • 注意点 – 合成には時間がかかる – コツをつかまないと実装で失敗する – 合成に成功していてもうまくキャプチャ出来ない 時もある
- 23. どの信号を見るか？ • AP_CTRL • ACP の信号線 – AXI バスはセンシティブなので工夫が必要。うまくいく と取れることもある。 • FIFO や BRAM のポート – どうやらセンシティブらしい。失敗を繰り返している。 実績ゼロ。 • DDR の信号線 – あぶないからやっていない。 – 取れても、CPU も使うので雑音が多すぎるだろう
- 24. 合成～デバッグまでの流れ • Debug Mark をつける • 合成(Synthesis)をする • Setup Debug で ila を xdc に追加する • 実装(Implementation)をする • Open Hardware Manager で実機と接続 • ビットファイルのダウンロード • Vivado の GUI を使った信号線のデバッグ
- 26. 実装の前に Hierachy のタブを選択。 constrs_1 に制約のための xdc ファイルがないことを確認
- 28. 合成終了 → 実装に行かずに Design をみる
- 29. Set Up Debug を選択 Set Up Debugをクリック
- 30. ACP の信号線を Data にする この作業は必須ではありません。Data にすれば、 AXI のバスを 観測するだけになり、なるべく乱さないようになるということを期待しています。
- 31. ILA Core Options はサンプル数を 4096 に ここを4096にする。 あとはデフォルトのまま。 Capture Control は特定の条件の時だけ Capture することが出来る機能。 ここをチェックしなくても Trigger 契機に Full になるまで Capture する通常 の機能は使える。 Advanced Trigger をチェックすると Trigger 条件に複雑な構文を使えるよ うになる。
- 32. この作業(Setup Debug)+実装の Save により xdc が生成される xdc が追加されている Unassigned Debug Nets が空になっている ACP は Data に、AP_CTRL は Data and Triggerに設定されてい る
- 34. Open Implemented Design で確認 Generate Bitstream で先に進めて もよい
- 37. Generate Bitstream Generate Bitstream をクリック
- 38. BitStream が出来たら SDSoC に戻る Launch on Hardware (SDSoC Debgger) を選択
- 40. デバッグ パースペクティブで main で 止まる
- 41. Vivado に戻って HW に接続 Program Device を選択
- 42. いままでうまくいっていれば Debug probes file にファイル名が埋めってい る Program を選択
- 43. デバッグ画面になる
- 44. トリガーを掛けCompare Usage を １に 1を選択。 これにより AP が関数のスタート時 にキャプチャを始められる。
- 46. Waiting for Trigger の状態になる
- 49. おしまい