Computers and Computing Works

1. Лекція №5
Для спеціальності 151 “Автоматизація та комп’ютерно-
інтегровані технології”
141 «Електроенергетика, електротехніка та електромеханіка»
КНУБА, 2016
Соболевська Л.Г. sobolevska@atp.in.ua +38 066 251 89 80

2. Кількість ядер
Частота процесора
Розрядність процесора
Адресний простір.
Кеш процесора
Технологічний процес
Сокет
Тепловіддача процесора
Максимальна робоча температура
Підтримка різних технологій

3.  Термін мультиядерність (Multi-core) застосовується до ЦП,
що містять два і більше ядра загального призначення, однак
іноді використовується і для цифрових сигнальних
процесорів (Digital signal processor, DSP) і систем на кристалі
(System-on-a-Chip, SoC).
 Якщо в один корпус були об'єднані кілька
напівпровідникових кристалів, то конструкцію називають
багаточіповий модуль (Multi-chip module, MCM).
 Терміном багатопроцесорний позначають комп'ютери, що
мають кілька фізично розділених процесорів, але керовані
одним екземпляром ОС.
 Поняття багатоядерний (many-core) може
використовуватися для опису багатоядерних систем, що
мають високу кількість ядер, від десятків до сотень або
більше.

5.  це кількість елементарних операцій, які
процесор може виконати протягом секунди.
Частота впливає на продуктивність і швидкість
комп'ютера.
 Частоту процесора генерує генератор тактової
частоти (ГТЧ). ГТЧ виробляє періодичні
імпульси, синхронізуючі роботу всіх вузлів
комп'ютера. Тактова частота дорівнює кількості
тактів в секунду. Такт - це проміжок часу між
початком подачі поточного імпульсу і початком
подачі наступного. На виконання процесором
кожної операції відводиться певна кількість
тактів.

6. електронний генератор, призначений
для генерації електричних тактових
імпульсів заданої частоти (зазвичай
прямокутної форми) для синхронізації
сигналів та процесів в цифрових
пристроях, електронних годинниках і
таймерах, в мікропроцесорній та іншій
цифровій техніці.

8.  називають максимальну кількість розрядів
двійкового коду, які можуть утворюватися або
передаватися процесором одночасно. Розрядність
процесора визначається розрядністю регістрів, в які
поміщаються оброблювані дані.
 Вміст комірки пам'яті називається машинним
словом. Розмір комірки пам'яті і машинного слова
дорівнює розрядності процесора. Обмін інформацією
між процесором і внутрішньою пам'яттю
проводиться машинними словами. Адреса комірки
пам'яті є адресою молодшого байта (байта з
найменшим номером), що входить в комірку.
Адресація як байтів, так і елементів пам'яті
починається з нуля.

9. Адресний простір - це діапазон адрес
(безліч адрес), до яких може звернутися
процесор, використовуючи адресний код.

10.  виконує роль проміжного буфера з швидким доступом між процесором і
основною оперативною пам'яттю;
 будується на базі SRAM-пам'яті (static random access memory);
 поділяється на декілька рівнів. В сучасних процесорах, зазвичай, буває
три рівня.
 КЕШ-пам'ять більш високого рівня завжди більше за розміром і
повільніше КЕШ-пам'яті більш низького рівня;
 Найшвидша і найменша КЕШ-пам'ять - це КЕШ-пам'ять першого рівня.
Вона зазвичай працює на частоті процесора, має обсяг декілька сотень
кілобайт і розташовується в безпосередній близькості від блоків вибірки
даних і команд. При цьому вона може бути єдиною (Прінстонська
архітектура) або розділятися на дві частини (Гарвардська архітектура):
на пам'ять команд і пам'ять даних. У більшості сучасних процесорів
використовують розділену КЕШ-пам'ять першого рівня, так як це
дозволяє одночасно з вибіркою команд здійснювати вибірку даних, що
вкрай важливо для роботи конвеєра.
 В багатоядерних процесорах, останній рівень КЕШ-пам'яті роблять
загальним для всіх ядер. Причому, в залежності від навантаження на ядра,
може динамічно змінюватися відведений ядру обсяг КЕШ-пам'яті
останнього рівня.

11. Розмір
КЕШ
Швидкість
КЕШ

12. Технологічний процес (іноді - технологія) - це площа
кристала на процесорі.

13. Конвеєризація.
Паралельна обробка даних.
Технологія Hyper-Threading.
Технологія Turbo Boost.
Суперскалярність.

14. Такти
Вибірка
інструкції
Декодування
інструкції
Вибірка даних
Виконання
інструкції
Збереження
результату
1 K1 - - - -
2 - K1 - - -
3 - - K1 - -
4 - - - K1 -
5 - - - - K1
6 K2 - - - -
7 - K2 - - -
8 - - K2 - -
9 - - - K2 -
10 - - - - K2
11 K3 - - - -
12 - K3 - - -
13 - - K3 - -
14 - - - K3 -
15 - - - - K3
16 K4 - - - -
17 - K4 - - -
18 - - K4 - -
19 - - - K4 -

15. Такти
Вибірка
інструкції
Декодування
інструкції
Вибірка даних
Виконання
інструкції
Збереження
результату
1 K1 - - - -
2 K2 K1 - - -
3 K3 K2 K1 - -
4 K4 K3 K2 K1 -
5 K5 K4 K3 K2 K1
6 - K5 K4 K3 K2
7 - - K5 K4 K3
8 - - - K5 K4
9 - - - - K5

16.  Все більшої популярності отримує статичне
планування, коли порядок виконання
програми процесором визначається на етапі
компіляції програми. В цьому випадку
інструкції, які можна виконати паралельно,
об'єднуються компілятором в одну довгу
команду, в якій всі інструкції завідомо
паралельні. Процесори, що працюють з
такими інструкціями, побудовані на базі
архітектури VLIW (Very long instruction
word).

17. Недоліки:
 По-перше, далеко не всі програми підтримують розподіл
обчислень на кілька ядер. Природно, можна програми
розділяти між ядрами, щоб на кожному ядрі працював свій
набір незалежних програм. Наприклад, на одному ядрі
працює операційна система з набором службових програм,
на іншому користувальницькі програми і так далі.
 По-друге, ускладнюється робота з пам'яттю, так як ядер -
багато, і всім їм потрібен доступ до ОЗП. Потрібен складний
механізм, що визначає черговість доступу ядер процесора до
пам'яті і до інших ресурсів ЕОМ.
 По-третє, зростає енергоспоживання, а, отже, збільшується
тепловиділення і потрібна потужна система охолодження.

18.  Технологія Intel дозволяє кожному ядру процесора
виконувати два завдання одночасно, роблячи з одного
реального ядра два віртуальних. Це можливо через те, що в
таких ядрах зберігається стан відразу двох потоків, так як у
ядра є свій набір регістрів, свій лічильник команд і свій блок
роботи з перериваннями для кожного потоку.
 Інші елементи ядра для обох потоків - загальні, і діляться
між ними.
 Приріст продуктивності буде менше, ніж від використання
декількох фізичних ядер, так як потоки використовують
загальні блоки одного конвеєра і часто змушені чекати
звільнення необхідного блоку.
 Серйозна проблема технології - конфлікти, що виникають,
коли інструкції різних потоків потребують однотипних
блоків. В такому випадку приріст продуктивності буде
мінімальний.
 В результаті, технологія Hyper-Threading дуже залежна від
типу навантаження на процесор і може дати хороший
приріст продуктивності, а може бути практично даремною.

19.  Процесори з цією технологією можуть самі
динамічно, на короткий проміжок часу,
підвищувати тактову частоту, тим самим,
збільшуючи свою продуктивність. При цьому
процесор контролює всі параметри своєї роботи:
напруга, силу струму, температуру і т.д., не
допускаючи збоїв і тим більше виходу з ладу.
Наприклад, процесор може відключити
невживані ядра, тим самим, знизивши загальну
температуру, а взамін збільшити тактову частоту
інших ядер.
 Застосування технології Turbo Boost дозволяє
значно підняти продуктивність процесора,
особливо, при роботі з однопоточними
додатками.

20.  архітектура обчислювального ядра, при якій
найбільш навантажені блоки можуть входити
в декількох примірниках.
 Суперскалярні процесори (Superscalar
Processors), використовують кілька декодерів
команд, які завантажують роботою безліч
виконавчих блоків. Планування виконання
потоку команд відбувається динамічно і
здійснюється самим обчислювальним ядром.
Прикладом процесора з таким типом
архітектури є, наприклад Cortex A8.

22. x86 (Intel 80x86
ARM
SPARC
AVR

23.  вперше реалізована у процесорах компанії Intel. x86 або
80x86 є загальною назвою мікропроцесорної архітектури,
яка була вперше реалізована в процесорах компанії Intel.
Назва x86 походить від останніх цифр у назвах перших
моделей (Intel 8086, Intel 80186, Intel 80286, Intel 80386, Intel
80486 тощо) цієї родини процесорів.
 Крім Intel, ця архітектура також була реалізована в
процесорах інших виробників: AMD, VIA, Transmeta, IDT та
інші.
 У 2003, AMD випустила Athlon 64, в якому реалізовано
розширення архітектури до 64 біт. Нова архітектура
замінила x86 і починаючи з 2003 року стала новим
індустріальним стандартом при виробництві усіх нових
процесорів (за винятком процесорів типу ARM, що зараз
широко використовуються в мобільних телефонах,
смартфонах та нетбуках).

24. Для 32-бітного варіанта: IA-32, x86.
Для 64-бітного варіанта: Intel 64, AMD64,
amd64, EM64T, IA-32e, x86_64, x86-64, x64.

25.  зараз Advanced RISC Machine — поліпшена RISC машина, раніше
Acorn RISC Machine
 32-бітна RISC архітектура процесорів, яку розробила компанія
Acorn Computer у у 80-х ХХ ст.
 Застосовується у розробці портативних пристроїв. Головною
причиною цього є використання енергозберігаючих технологій.
 Сьогодні сімейство ARM займає приблизно 75% всіх портативних
32-бітних RISC процесорів, що робить її найбільш
використовуваною серед всіх 32-бітних архітектур. Процесори
ARM знайшли своє застосування у багатьох пристроях.
Незважаючи на популярність і широку застосовуваність, ARM досі
не змогли стати кращими за продуктивністю, ніж процесори на
основі архітектури x86, а тим паче не зможе замінити
суперкомп'ютери та кластери.
 ARM віддилилась від Acorn для більш цілеспрямованої роботи над
процессором. Компанія не займається виробництвом процесорів,
тильки розробляє архітектури, засоби розробки та бібліотеки і
продає ліцензії виробникам.

26.  Scalable Processor ARChitecture — масштабована процесорна
архітектура — архітектура RISC-мікропроцесорів, спочатку
розроблена в 1985 році компанією Sun Microsystems.
Архітектура SPARC є відкритою, це означає, що:
 Архітектура системи команд SPARC опублікована, як стандарт
IEEE 1754-1994;
 Специфікації SPARC доступні для ліцензування будь-якою
компанією або приватним особою, і дають можливість розробляти
свої власні рішення;
 Розвитком архітектури SPARC займається незалежна,
некомерційна організація SPARC International, Inc., заснована в
1989 році. Членство в SPARC International відкрите для всіх охочих.
 Для виробництва процесорів з архітектурою SPARC досить
закупити у SPARC International Inc. ліцензію на архітектуру
системи команд ($ 99) і розробити свою реалізацію архітектури,
або закупити готову реалізацію (що дещо дорожче).

27.  UltraSPARC T1 –
перший Sun-івський
багатоядерний
багатопоточний
процесор (кодове ім'я
"Niagara");
 UltraSPARC T2
 SPARC T3

28. Рік Назва Модель
Частота,
(МГц)
Версія
архітектури
2007 UltraSPARC T2
(Niagara 2)
Sun
SME1908A
1000-1400 V9 / UA 2007
2008 UltraSPARC T2
Plus (Victoria
Falls)
Sun
SME1910A
1200-1400 V9 / UA 2007
2008 UltraSPARC T2 Sun T5240 1200 V9 / UA 2007
2008 SPARC64 VII
(Jupiter)
Fujitsu 2400-2520 V9/JPS2
2009 UltraSPARC RK
(Rock)
Sun SME1832 2300 V9 / UA
2010 SPARC T3
(Rainbow Falls)
Oracle 1650 V9
2011 R1000
(1891ВМ6Я)
МЦСТ 1000 V9/JPS1

29.  родина восьмибітових мікроконтролерів
фірми Atmel.
 Розробили 8-розрядний RISC процессор
Алф Боген і Вегард Воллан в 1996 році в
Норвезькому технологічному інституті
 Перший контролер був представлений в
1997р
 Мікроконтролери AVR мають гарвардську
архітектуру і систему команд, близьку до
ідеології RISC.

30. Родини tinyAVR megaAVR XMEGA
Пам'ять програм 0,5—16 кБайт 4—256 кБайт 16—384 кБайт
Оперативна пам'ять 32—1024 байти 0,25—8 кБайт 2—32 кБайт
EEPROM
(енергонезалежна
пам'ять даних)
0—512 байтів 0,25—4 кБайт 1—4 кБайт
К-сть контактів 6—32 28—100 44
64
100 (A4, A3, A1)
Напруга живлення 1,8—5,5 В 1,8—5,5 В 1,6—3,6 В
Внутрішні
периферійні
пристрої
Обмежений набір Розширений набір Розширений набір
(ЦАП)
Додаткові
особливості
- Розширений набір
команд (команди
множення,
розширені методи
адресації в командах
LPM, SPM)
Підвищена
продуктивність за
рахунок ПДП
(Прямий Доступ до
Пам'яті), підтримка
криптографії,
«Система подій».

31. Дякую за увагу!
31