Ed Legaspi, from Southeast Asian Press Alliances, gave a talk about freedom of speech/expression on November 4th, at BlogFestAsia 2012: http://2012.blogfest.asia
Produdin-Gorskii Russian Empire Photographs
Photographer Sergei Mikhailovich Produdin-Gorskii (1863-1944) undertook a photographic survey of the Russian Empire with the support of Tsar Nicholas II. He used a specialized camera to capture three black and white images in fairly quick succession and then using red, green and blue filters recombined the images to produce color photos that were ahead of their time. The high quality of Gorskii’s pics makes it difficult for viewers to believe that they are looking 100 years back in time.
The Russian empire was a state that existed from 1721 until the Russian Revolution in 1917. It was the second largest contiguous empire in world history, surpassed only by the Mongol Empire, the third largest empire the British Empire. At one point in 1866, it stretched from eastern Europe, across Asia, and into North America. By the end of the 19th century the size of the empire was about (8,600,000 sq. MI.) or almost 1/6 of the earth’s land mass.
Early Color PhotographsThese are all stunning photos. Quite amazing! No computer, no Photo Shop, no Print Shop, no color film. Interesting photos taken by Russian photographer in late 1800's and early 1900's taken in several countries in color.
He used a three plate camera with black and white film, each film exposed through either a red, green or blue filter, then he printed each film on a single piece of special, color paper through the complementary filters of cyan, magenta and yellow, creating a color image on the paper. A VERY tedious process that produces a color image that will last centuries and the B&W negatives also will last that long for reprinting.
Ed Legaspi, from Southeast Asian Press Alliances, gave a talk about freedom of speech/expression on November 4th, at BlogFestAsia 2012: http://2012.blogfest.asia
Produdin-Gorskii Russian Empire Photographs
Photographer Sergei Mikhailovich Produdin-Gorskii (1863-1944) undertook a photographic survey of the Russian Empire with the support of Tsar Nicholas II. He used a specialized camera to capture three black and white images in fairly quick succession and then using red, green and blue filters recombined the images to produce color photos that were ahead of their time. The high quality of Gorskii’s pics makes it difficult for viewers to believe that they are looking 100 years back in time.
The Russian empire was a state that existed from 1721 until the Russian Revolution in 1917. It was the second largest contiguous empire in world history, surpassed only by the Mongol Empire, the third largest empire the British Empire. At one point in 1866, it stretched from eastern Europe, across Asia, and into North America. By the end of the 19th century the size of the empire was about (8,600,000 sq. MI.) or almost 1/6 of the earth’s land mass.
Early Color PhotographsThese are all stunning photos. Quite amazing! No computer, no Photo Shop, no Print Shop, no color film. Interesting photos taken by Russian photographer in late 1800's and early 1900's taken in several countries in color.
He used a three plate camera with black and white film, each film exposed through either a red, green or blue filter, then he printed each film on a single piece of special, color paper through the complementary filters of cyan, magenta and yellow, creating a color image on the paper. A VERY tedious process that produces a color image that will last centuries and the B&W negatives also will last that long for reprinting.
презентация селигер 2014 канарейкин в и преобразователи фазового сдвига на ба...Владимир Канарейкин
Functional DAC new item electronics. The creation of a series of functional DAC (sine, cosine, logarithmic DAC and others) used as a key element of information-measuring systems of high precision. Modernization of devices and devices operating on the principle of phase modulation, increase the use of systems with phase precision running on different frequency ranges.
презентация селигер 2014 канарейкин в и преобразователи фазового сдвига на ба...Владимир Канарейкин
Functional DAC new item electronics. The creation of a series of functional DAC (sine, cosine, logarithmic DAC and others) used as a key element of information-measuring systems of high precision. Modernization of devices and devices operating on the principle of phase modulation, increase the use of systems with phase precision running on different frequency ranges.
1. 1. Обзор современных цифровых
устройств, средств, методов и
элементной базы для их
проектирования
Автоматизация проектирования
компьютерных систем
д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ
2/9/2011 e-mail: hahanova@mail.ru 1
2. Цель лекции и содержание
Цель – современное состояние
проектирования цифровых устройств
План
1. Цель, задачи и структура курса
2. Законы развития электроники
3. Языки описания SoC
4. Системный уровень проектирования
5. TLM-модели
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 2
e-mail: hahanova@mail.ru
3. Термины и сокращения
SoC – system on chip - система на кристале
RTL – register-transfer level – уровень регистровых
передач
HDVL – hardware description and verification language
ESL – Electronic System Level
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 3
e-mail: hahanova@mail.ru
4. 1 Организационные моменты
Курс состоит из: Вид заняття / контрольний захід
Ваговий
лб. №1
лб. №2
лб. №3
КТ2
лб. №4
лб. №5
КТ2
коефіцієнт
Тест
Тест
22 лекций
5 лабораторных работ
2 Контрольные точки
10
10
10
10
10
25
25
55
45
Модульный экзамен
Включен в бакалаврский экзамен
Лекции, методические указания для лабораторных
работ, рабочая программа курса и др. материалы
по адресу:
10.13.20.100libraryeducationХахановаАПКС
Бонусы: Лк – 1 балл, контр.
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 4
e-mail: hahanova@mail.ru
5. 2 Цель и структура курса
Цель. Изучение современных методов
проектирования и верификации цифровых
устройств.
Структура курса:
Design
• Язык проектирование Verilog.
• Синтез и имплементация цифровых устройств.
• SystemVerilog для проектирования
Verification
• SystemVerilog для верификации
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 5
e-mail: hahanova@mail.ru
6. Закон Мура (Moore’s Law)
“Число транзисторов в микросхемах
удваивается каждые 1.5 года без
увеличения их стоимости.”
Gordon E. Moore: “Число
транзисторов в микросхемах
ежегодно удваивается”
1965-1975 – 17 month, (1965)
1975-1985 – 22 month,
1985-1995 – 32 month,
now – 22-24 month.
Специалисты компании Intel
оценивают период времени за
который происходит удваивание
транзисторов в микросхеме
равным 18 месяцам.
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 6
e-mail: hahanova@mail.ru
7. Эмпирические законы развития электроники
Закон Мерфи
«If there are two or more
ways to do something, and
one of those ways can result
in a catastrophe, then
someone will do it.»
«Если существуют две или
несколько возможностей, и
одна из них может привести
к катастрофе, кто-нибудь
выберет ее.»
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 7
e-mail: hahanova@mail.ru
8. Закон Рока (Rock’s Law)
“Производительность оборудования для
выпуска полупроводников удваивается
каждые 4 года.”
Artur Rock – инвестор Intel
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 8
e-mail: hahanova@mail.ru
9. I. Языки проектирования SoC
Requirements
Matlab
Architecture
HW/SW
Behavior
Vera SystemC
Functional
Verification e
Sugar
TestBench System Jeda
VHDL Verilog
RTL Verilog
Gates
Transistors
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 9
e-mail: hahanova@mail.ru
10. Язык описания аппаратуры VHDL
VHDL – VHSIC Hardware Description Стандарты:
Language. IEEE Std 1076–1987 – первый
VHSIC – Very High Speed Integrated стандарт
Circuit (высокоскоростные IEEE Std 1076–1993 – стандарт,
интегральные схемы). который был базовым долгое
1985 г. – Начало финансирования время
программы VHSIC Министерством IEEE Std 1076–2000 –
Обороны США, результатом работы незначительные изменения
которой – язык VHDL предыдущего стандарта,
VHDL более сложный язык, чем добавлены защищенные типы
Verilog, его труднее изучать и данных.
использовать. Обладает большей IEEE Std 1076-2002 –
гибкостью, что является его незначительные изменения
преимуществом и недостатком. предыдущего стандарта.
Из-за богатства допустимых стилей Упрощается работа с портами
кода VHDL лучше подходит для режима buffer.
работы с очень сложными IEEE Std 1076-2008 (ранее
проектами. названный как 1076-200x).
Популярен в Европе, США и Канаде, Глобальная модификация
не пользуется успехом в Японии. стандарта. Внесено много новых
конструкций.
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 10
e-mail: hahanova@mail.ru
11. Язык Описания аппаратуры: Verilog
1984 -1985 гг. Филип Мурби Стандарты
(Philip Moorby) разрабатывает
язык Verilog, который IEEE Std 1364-95.
принадлежит фирме Gateway IEEE Std 1364-2001
Design Automatiion. значительно переработанный
1985-1987гг. Рост популярности по сравнению с предыдущим.
Verilog.
1990 г.Фирма Cadence покупает IEEE Std 1364-2005 добавил
Gateway и делает язык Verilog небольшие исправления,
общедоступным уточнения.
1993 г. 85% всех ASIC-проектов Verilog проще для анализа
разрабатывается с помощью использования.
Verilog Получил признание в
1995 г. Создается IEEE-1364 - проектировании ASIC схем,
стандарт языка Verilog особенно для проектов низкого
2000 г. Более 10000 уровня.
разработчиков SUN, Apple и Наиболее популярен в
Motorola работают на Verilog Северной Америке и Азии,
2001 г. Стандарт 1364- 2001 особенно в Японии.
“Verilog- 2001” Непопулярен в Европе.
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 11
e-mail: hahanova@mail.ru
12. Язык системного моделирования SystemC
Версия языка C++, адаптированная и стандартизированная для
проектирования на системном уровне.
Единый язык для проектирования и верификации
Стандарт:
IEEE Std.1666-2005 SystemC (Open SystemC Initiative (OSCI))
IEEE Std.1666-2007
Позволяет
представлять архитектурные и другие атрибуты моделей системного
уровня в форме классов языка C++ с открытым исходным кодом;
выполнять проектирование и верификацию на системном уровне,
независимо от деталей реализации аппаратуры или программного
обеспечения.
выполнять совместную верификации с RTL –проектами.
Высокий уровень описания дает возможность быстрее и продуктивнее
выполнять анализ выбора компромиссного решения для архитектуры,
чем на RTL-уровне.
Верификация системной архитектуры происходит быстрее, чем более
детальной по временным параметрам или расположению внешних
контактов , а следовательно более громоздкой, RTL-моделиl.
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 12
e-mail: hahanova@mail.ru
13. Язык проектирования и верификации SystemVerilog.1
SystemVerilog, язык описания и верификации аппаратуры
(HDVL)
Стандарт:
IEEE Std. 1800-2005 SystemVerilog (Accellera)
IEEE Std. 1800-2009
Является расширением стандарта IEEE 1364 Verilog-2001 и
позволил значительно повысить производительность
проектирования состоящих из большого числа вентилей, с
большой загруженностью шины проектов.
Предназначен для создания непрерывного процесса
проектированя SoC, начиная от поведения и заканчивая
GDSII-описанием.
Поддерживает создание TL-моделей. Совпадение свойств
верификации между SystemC и SystemVerilog являются
основой для связей между системным уровнем и
реализацией кристалла.
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 13
e-mail: hahanova@mail.ru
14. Язык проектирования и верификации SystemVerilog.2
Имеет Direct Programming Interface (DPI), который позволяет
вызывать функции C/C++/SystemC и наоборот, т.е выполнять
совместное моделирования Verilog-моделей с компонентами,
разработанными с помощью SystemVerilog и SystemC.
Поддерживает все современные методы верификации:
Псевдослучайную генерацию тестов (Constraint Random
Generation)
Ассерции (Assertion)
Вычисление Coverage Driven Verification.
Может быть использован для HW-проектирования и
верификации; может частично использоваться при создании
TestBench для Verilog или VHDL. Например, проектировщик
может применить возможности Random Generation, включив
некоторые из свойств SystemVerilog Random без
необходимости создания целой среды верификации.
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 14
e-mail: hahanova@mail.ru
15. Язык проектирования и верификации SystemVerilog.3
Методология верификации SystemVerilog
основывается на трех типах блоков, которые могут
быть использованы по отдельности или все вместе:
Stimuli. Проект, использующий автоматически
генерируемые сценарии с псевдослучайными
последовательностями - constrained-random (CR)
генерирование тестов.
Check. Поведение проекта (ассерции) и выходные данные
(scoreboard) для верификации правильности операций.
Measure Метрика функционального покрытия для
обеспечения обратной связи для генерирования и анализа
выполнения процесса верификации.
Использование описанных методов верификации,
которые включают процесс моделирования, отладки
и оценки покрытия, называется Coverage Driven
Verification.
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 15
e-mail: hahanova@mail.ru
16. Закон Вирта (Wirth’s Law) . 1
"Снижение скорости программного
обеспечения происходит быстрее
роста скорости аппаратуры"
Никлаус Вирт (Niklaus Wirth), 1995 г
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 16
e-mail: hahanova@mail.ru
17. Закон Вирта (Wirth’s Law).2
“Groves giveth, and Gates taketh away.”
И это так, как только благодаря Энди Гроуву (Andy
Grove, Intel) скорость аппаратуры возрастает, так тут
же Билл Гейтс (Bill Gate, Microsoft) увеличивает
объем необходимых вычислений.
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 17
e-mail: hahanova@mail.ru
18. Electronic System Level (ESL)
В 2004 г International Technology Roadmap for
Semiconductors(ITRS) дала определение ESL.
ESL – это по абстракции находящийся над RTL
уровень описания моделей, который
применяется для проектирования hardware и
software. К этому уровню относятся
поведенческие (до деления на HW/SW) и
архитектурные модели цифровых устройств.
Преимущества ESL:
повышение уровня абстракции представления системы;
возможность использования более высокого уровня для
reuse-проектов;
поддержка непрерывной цепи проектирования, начиная с
верхнего абстрактного уровня.
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 18
e-mail: hahanova@mail.ru
19. Основы методологии TLM
Основной концепцией TLM является создание
модели уровня детализации достаточной для
решения отдельной задачи проектирования
компонентов системы.
Системная архитектурная модель (SAM) - эта
модель, которая является средством
коммуникации между группами
проектировщиков алгоритмов, программного
обеспечения и аппаратуры.
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 19
e-mail: hahanova@mail.ru
20. Модели абстракции.1
More Accurate
Cycle-Timed TLM RTL
Модель Функциональность Коммуникации
Functionality
Approximate- SAM UT UT
TLM TLM
Timed Component assembly UT AT
T Bus arbitration AT AT
L Bus functional (BFM) CT AT
Un-Timed TLM M Cycle-accurate
SAM AT CT
computation
RTL CT CT
Un-Timed Approximate- Cycle-Timed More Accurate
Timed
Communication
Коммуникации между Un-timed (UT)
подсистемами и Approximately-timed (AT)
функциональность могут быть Cycle-timed (CT)
разработаны и детализированы
независимо друг от друга
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 20
e-mail: hahanova@mail.ru
21. Модели абстракции.2
Модели, поддерживающие детальное потактовое
(cycle-timed) описание функциональности и
коммуникаций, являются моделями уровня передачи
данных - это RTL-модели.
Модели без использования детализации времени (un-
timed) для функциональности и коммуникации
являются SAM-моделями.
Остальные четыре модели (обозначенные TLM)
называются моделями с аппроксимированным
временем (approximately-timed) и используют
статическое или расчетное время для описания
временных требований подсистем.
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 21
e-mail: hahanova@mail.ru
22. Пример временной диаграммы шины
Generic Bus Timing
Component Assembly Model Transaction
Bus Arbitration Model Transaction
Clock
Bus_req[0:1] Device 0 request
Bus_gnt[0:1] Device 0 grant
Bus_ack Acknowledge
Addr_data Addr Data 0 Data 1 Data 2
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 22
e-mail: hahanova@mail.ru
23. Этапы проектирование с TLM
Requirement Definition
Requirements
Document
System Architecture Model
Development
SAM
Transaction Level Model
Development
TLM
HW
SW
HW Verification
Design and
Refinement Environment
Development
Development
RTL
RTL to GDSII Flow
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 23
e-mail: hahanova@mail.ru
24. Задачи решаемые TLM
Определение свойств имплементации, таких как
деление на HW и SW; распределение HW между
ASIC, FPGA и board-реализациями; разработка
архитектуры шины; определение или выбор
сопроцессора и т.д.
Разработка платформы для системного программного
обеспечения
“Золотой эталон” для функциональной верификации
аппаратуры
Разработка микро-архитектуры аппаратуры и основ
для создания детального спецификации hardware.
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 24
e-mail: hahanova@mail.ru
25. Преимущества использования TLM
Возможность более ранней разработки
software
Более раннее и качественное создание
TestBench для функциональной верификации
Наличие четкого и непрерывного пути
проектирования от требований пользователя
до создания детальной спецификации
hardware и software
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 25
e-mail: hahanova@mail.ru
27. Тенденции развития рынка электроники
Многопроцессорные системы и многоядерные
процессоры
Системы и сети на кристаллах
DSP
Портативные устройства
Wireless системы
Реконфигурируемые системы
Встроенные системы
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 27
e-mail: hahanova@mail.ru
28. Контрольные вопросы и задания
1. Закон Мура.
2. Какой период времени, по оценкам компания Интел, необходимым для
увеличения числа транзисторов в два раза?
3. Дать определение ESL уровня проектирования.
4. Характеристики моделей уровня транзакций.
5. Классификация моделей цифровых устройств по детализации
временных параметров при описании их функциональности и
коммуникаций.
6. Дать определение системной архитектурной модели..
2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 28
e-mail: hahanova@mail.ru