Código VHDL de Flip-Flop: https://github.com/vasanza/MSI-VHDL/tree/2021PAE/LeccionC5 La siguiente tabla característica describe el funcionamiento de un flip-flop “XY” (FF-XY). Para realizar una conversión exitosa de un flip-flop “JK” (FF-JK) a un FF-XY, determinar cuáles de las siguientes expresiones booleanas describen correctamente el funcionamiento de las señales “J” y “K”: a) j <= ‘0’ when (x&y = “11”) else ‘1’; b) j <= ‘0’ when (x&y = “10”) else ‘1’; c) j <= ‘0’ when (x&y = “01”) else ‘1’; d) j <= ‘0’ when (x&y = “00”) else ‘1’; e) k <= ‘0’ when (x&y = “11”) else ‘1’; f) k <= ‘0’ when (x&y = “10”) else ‘1’; g) k <= ‘0’ when (x&y = “01”) else ‘1’; h) k <= ‘0’ when (x&y = “00”) else ‘1’; ⭐ For more information visit our blog: https://vasanza.blogspot.com/

1. vasanza
SISTEMAS DIGITALES 1
LECCIÓN_C5 2P
Fecha: 2021/04/19 PAE 2021-2022
Nombre: _________________________________________________ Paralelo: __________
Problema #1 (x%)
La siguiente tabla característica describe el funcionamiento de un flip-flop “XY” (FF-XY). Para realizar
una conversión exitosa de un flip-flop “JK” (FF-JK) a un FF-XY, determinar cuáles de las siguientes
expresiones booleanas describen correctamente el funcionamiento de las señales “J” y “K”:
Tabla de característica del Flip-Flop “XY”
Input Output
x y Actual (𝑸𝒏) Siguiente (𝑸𝒏+𝟏)
0
0
0 1
1 1
1
0 1
1 0
1
0
0 1
1 0
1
0 0
1 0
Código VHDL de Flip-Flop: https://github.com/vasanza/MSI-VHDL/tree/2021PAE/LeccionC5
a) j <= ‘0’ when (x&y = “11”) else ‘1’;
b) j <= ‘0’ when (x&y = “10”) else ‘1’;
c) j <= ‘0’ when (x&y = “01”) else ‘1’;
d) j <= ‘0’ when (x&y = “00”) else ‘1’;
e) k <= ‘0’ when (x&y = “11”) else ‘1’;
f) k <= ‘0’ when (x&y = “10”) else ‘1’;
g) k <= ‘0’ when (x&y = “01”) else ‘1’;
h) k <= ‘0’ when (x&y = “00”) else ‘1’;

2. vasanza
Resolución:
j <= not(x) or not (y); entonces, j <= ‘0’ when (x&y = “11”) else ‘1’;
k <= x or y; entonces, k <= ‘0’ when (x&y = “00”) else ‘1’;
Problema #2 (x%)
La siguiente tabla característica describe el funcionamiento de un flip-flop “XY” (FF-XY). Para realizar
una conversión exitosa de un flip-flop “JK” (FF-JK) a un FF-XY, determinar cuáles de las siguientes
expresiones booleanas describen correctamente el funcionamiento de las señales “J” y “K”:
Tabla de característica del Flip-Flop “XY”
Input Output
x y Actual (𝑸𝒏) Siguiente (𝑸𝒏+𝟏)
0
0
0 1
1 0
1
0 1
1 1
1
0
0 0
1 0
1
0 1
1 0
Código VHDL de Flip-Flop: https://github.com/vasanza/MSI-VHDL/tree/2021PAE/LeccionC5

3. vasanza
a) j <= ‘0’ when (x&y = “11”) else ‘1’;
b) j <= ‘0’ when (x&y = “10”) else ‘1’;
c) j <= ‘0’ when (x&y = “01”) else ‘1’;
d) j <= ‘0’ when (x&y = “00”) else ‘1’;
e) k <= ‘0’ when (x&y = “11”) else ‘1’;
f) k <= ‘0’ when (x&y = “10”) else ‘1’;
g) k <= ‘0’ when (x&y = “01”) else ‘1’;
h) k <= ‘0’ when (x&y = “00”) else ‘1’;
Resolución:
j <= not(x) or y; entonces, j <= ‘0’ when (x&y = “10”) else ‘1’;
k <= x or not(y); entonces, k <= ‘0’ when (x&y = “01”) else ‘1’;
Problema #3 (x%)
La siguiente tabla característica describe el funcionamiento de un flip-flop “XY” (FF-XY). Para realizar
una conversión exitosa de un flip-flop “JK” (FF-JK) a un FF-XY, determinar cuáles de las siguientes
expresiones booleanas describen correctamente el funcionamiento de las señales “J” y “K”:
Tabla de característica del Flip-Flop “XY”
Input Output
x y Actual (𝑸𝒏) Siguiente (𝑸𝒏+𝟏)
0
0
0 1
1 0
1
0 1
1 1
1
0
0 1
1 0
1
0 0
1 0
Código VHDL de Flip-Flop: https://github.com/vasanza/MSI-VHDL/tree/2021PAE/LeccionC5

4. vasanza
a) j <= ‘0’ when (x&y = “11”) else ‘1’;
b) j <= ‘0’ when (x&y = “10”) else ‘1’;
c) j <= ‘0’ when (x&y = “01”) else ‘1’;
d) j <= ‘0’ when (x&y = “00”) else ‘1’;
e) k <= ‘0’ when (x&y = “11”) else ‘1’;
f) k <= ‘0’ when (x&y = “10”) else ‘1’;
g) k <= ‘0’ when (x&y = “01”) else ‘1’;
h) k <= ‘0’ when (x&y = “00”) else ‘1’;
Resolución:
j <= not(x) or not (y); entonces, j <= ‘0’ when (x&y = “11”) else ‘1’;
k <= x or not(y); entonces, k <= ‘0’ when (x&y = “01”) else ‘1’;
Problema #4 (x%)
La siguiente tabla característica describe el funcionamiento de un flip-flop “XY” (FF-XY). Para realizar
una conversión exitosa de un flip-flop “JK” (FF-JK) a un FF-XY, determinar cuáles de las siguientes
expresiones booleanas describen correctamente el funcionamiento de las señales “J” y “K”:
Tabla de característica del Flip-Flop “XY”
Input Output
x y Actual (𝑸𝒏) Siguiente (𝑸𝒏+𝟏)
0
0
0 1
1 1
1
0 0
1 0
1
0
0 1
1 0
1
0 1
1 0
Código VHDL de Flip-Flop: https://github.com/vasanza/MSI-VHDL/tree/2021PAE/LeccionC5

5. vasanza
a) j <= ‘0’ when (x&y = “11”) else ‘1’;
b) j <= ‘0’ when (x&y = “10”) else ‘1’;
c) j <= ‘0’ when (x&y = “01”) else ‘1’;
d) j <= ‘0’ when (x&y = “00”) else ‘1’;
e) k <= ‘0’ when (x&y = “11”) else ‘1’;
f) k <= ‘0’ when (x&y = “10”) else ‘1’;
g) k <= ‘0’ when (x&y = “01”) else ‘1’;
h) k <= ‘0’ when (x&y = “00”) else ‘1’;
Resolución:
j <= x or not(y); entonces, j <= ‘0’ when (x&y = “01”) else ‘1’;
k <= x or y; entonces, k <= ‘0’ when (x&y = “00”) else ‘1’;