1. Γαβαλεσακηρ Ανσώνηρ

2. •1 οθόνη 10’
•Ειςαγωγή
υωσογπαυιών και βίνσεο
mpg με φπήςη USB θύπαρ
•Εμυάνιςη υωσογπαυιών
και βίνσεο ςσην οθόνη

3. Επεξεπγαςσήρ Μνήμη Λοιπά φαπακσ.
Τεφνολογία
• Instruction Mem• 1 LCD οθόνερ

0.25μm σηρ
Motorola 2k • 1 USB interface
 50MHz • Data Mem 2k
 P = 200mW

5.  Κάθε επεξεπγαςσήρ θα έφει σην δικιά σοτ
μνήμη οδηγιών.
 Κάθε επεξεπγαςσήρ μποπεί να επικοινωνεί
με κάθε κοινή μνήμη μέςοτ σοτ δικσύοτ
επικοινωνίαρ.
 Το USB interface επικοινωνεί με σον
επεξεπγαςσή 4 (Master CPU).
 Το ςύςσημα θα είναι απκεσά δτνασό ώςσε
να αποκωδικοποιήςει βίνσεο mpg.

6.  Παπάλληλη λεισοτπγία σων επεξεπγαςσών
 Παπάλληλη ανάγνωςη απο σιρ μνήμερ.
 Ανάγνωςη και εγπαυή δεδομένων απο σο
USB interface.
 Μέγιςση ςτφνόσησα λεισοτπγίαρ 40MHz.
 Στνολική ιςφύ ςσά 4 * 200mW.
 Ελλάφιςση κασανάλωςη ενέπγειαρ.

7.  Εςσίαςη μόνο ςσον έλεγφο σηρ παπάλληληρ
λεισοτπγίαρ σων σεςςάπων επεξεπγαςσών.
 Έλεγφορ σοτ Connection system.
 Επιστφή ανάγνωςη και από σιρ σέςςεπειρ
μνήμερ απο σοτρ επεξεπγαςσέρ.
 Μέσπιςη σηρ μέγιςσηρ ςτφνόσησαρ σοτ
ςτςσήμασορ.
 Μέσπιςη σηρ ςτνολικήρ κασανάλωςηρ σηρ
ενέπγειαρ.

8. Πποςομοίωςη ςτμπεπιυοπάρ

12.  Ελεγφορ σηρ διεύθτνςηρ από σα MSB.
 Διεύθτνςη εγγπαυήρ είναι σα LSB.
[MSN[n-1]..MSB[n-m]] | [Memory Address]
^^^^^^^^^^^^^^^^^^^^ | ~~~~~~~~~~~~~~
Memory Bank Select | Address Select

13.  Λαμβάνει όλα σα requests από σοτρ
επεξεπγαςσέρ
 Τα αποθηκεύει ςε ένα πίνακα
 Δίνει πποσεπαιόσησα ςε κάποιον με σην
λογική First In First Out.
 Αν τπάπφοτν παπαπάνω από ένα request
σόσε stall = 1 για σιρ ανσίςσοιφερ CPUs.

14.  Bus - test
 Arbiter – test
 Address split – test
 CPU stall -test

19. time 670000: CPU 0 -> NUM MEM 0  time 1430000: CPU 1 -> NUM MEM 2
time 670000: CPU 0 -> NUM MEM 3  time 1430000: CPU 1 -> NUM MEM 0
time 690000: CPU 1 -> NUM MEM 3
time 710000: CPU 2 -> NUM MEM 3  time 1430000: CPU 1 -> NUM MEM 3
time 730000: CPU 3 -> NUM MEM 3  time 1450000: CPU 1 -> NUM MEM 2
time 750000: CPU 0 -> NUM MEM 3  time 1470000: CPU 1 -> NUM MEM 0
time 770000: CPU 1 -> NUM MEM 3
time 790000: CPU 2 -> NUM MEM 3  time 1490000: CPU 0 -> NUM MEM 0
time 810000: CPU 3 -> NUM MEM 3  time 1490000: CPU 0 -> NUM MEM 3
time 1030000: CPU 0 -> NUM MEM 3  time 1550000: CPU 1 -> NUM MEM 3
time 1030000: CPU 0 -> NUM MEM 0
time 1030000: CPU 0 -> NUM MEM 3  time 1610000: CPU 0 -> NUM MEM 3
time 1070000: CPU 1 -> NUM MEM 3  time 1610000: CPU 0 -> NUM MEM 0
time 1070000: CPU 1 -> NUM MEM 0  time 1610000: CPU 0 -> NUM MEM 3
time 1070000: CPU 1 -> NUM MEM 3
time 1110000: CPU 2 -> NUM MEM 3  time 1630000: CPU 1 -> NUM MEM 3
time 1130000: CPU 3 -> NUM MEM 3  time 1650000: CPU 0 -> NUM MEM 3
time 1170000: CPU 2 -> NUM MEM 3  time 1670000: CPU 0 -> NUM MEM 0
time 1190000: CPU 3 -> NUM MEM 3  time 1710000: CPU 0 -> NUM MEM 3
time 1330000: CPU 0 -> NUM MEM 3
time 1350000: CPU 0 -> NUM MEM 0  time 1730000: CPU 0 -> NUM MEM 0
time 1370000: CPU 1 -> NUM MEM 0  time 1750000: CPU 1 -> NUM MEM 0
time 1370000: CPU 1 -> NUM MEM 3  time 1750000: CPU 1 -> NUM MEM 3
time 1390000: CPU 0 -> NUM MEM 3
time 1390000: CPU 0 -> NUM MEM 0  time 1810000: CPU 1 -> NUM MEM 0
time 1390000: CPU 0 -> NUM MEM 3  time 2070000: CPU 0 -> NUM MEM 0
time 1410000: CPU 0 -> NUM MEM 2  time 2070000: CPU 0 -> NUM MEM 3

20.  001000_00000_10010_0000000010101011 = addi $s2 $zero 171
 001000_00000_10011_0000000000000000 = addi $s3 $zero 0
 001000_00000_10100_0000000000000000 = addi $s5 $zero 0
 00000000000000000000000000000000000
 101011_10011_10010_0000000000000000 = sw $s2 , 0($s3)
 00000000000000000000000000000000000
 001000_10010_10010_0000000000000100 = addi $s2 $s2 1
 001000_10011_10011_0000000000000100 = addi $s3 $s3 1
 100011_10011_10100_0000000000000000 = lw $s4 , 0($s3)
 00000000000000000000000000000000000
 100011_10101_10100_0000000000000000 = lw $s4 , 0($s5)
 00000000000000000000000000000000000
 100011_10101_10100_0000000000000000 = lw $s4 , 0($s5)
 00000000000000000000000000000000000
 000010_00000000000000000000001000 = j 8

22. Πποςομοίωςη πτλών

23.  Στμπεπάςμασα
◦ Πεπίοδορ λεισοτπγίαρ : 26ns
◦ Στφνόσησα λεισοτπγίαρ: 38,46 MHz
◦ Εμβαδόν: 20594961.72 μm2
◦ Κασανάλωςη ενέπγειαρ:
 Cell Internal Power = 68.5899 mW (84%)
 Net Switching Power = 13.2587 mW (16%)
 Total Dynamic Power = 81.8486 mW (100%)

24. Operating Conditions: nom_pvt Library: cdr3synPwcslV225T125
Wire Load Model Mode: enclosed
Startpoint: data_ram_2 (rising edge-triggered flip-flop clocked by clk')
Endpoint: cpu_0/MEMinst/RF_data_in_reg[16]
(rising edge-triggered flip-flop clocked by clk)
Path Group: clk
Path Type: max
Des/Clust/Port Wire Load Model Library
------------------------------------------------
toplevel 300K_AREA cdr3synPwcslV225T125
bus 2K cdr3synPwcslV225T125
MEM_0 1K cdr3synPwcslV225T125
Point Incr Path
--------------------------------------------------------------------------
clock clk' (rise edge) 13.00 13.00
clock network delay (ideal) 0.00 13.00
data_ram_2/clk (sram2k_pin) 0.00 13.00 r
data_ram_2/do7 (sram2k_pin) 9.47 22.47 r
MY_BUS/out_DM_read_data_2[7] (bus) 0.00 22.47 r
MY_BUS/U316/x (mx4_5) 0.37 22.84 r
MY_BUS/U52/x (inv_5) 0.18 23.02 f
MY_BUS/U55/x (or2_1) 0.52 23.54 f
MY_BUS/U54/x (nand2_2) 0.46 24.00 r
MY_BUS/in_DM_read_data_0[7] (bus) 0.00 24.00 r
cpu_0/DM_read_data[7] (DLX_sync_0) 0.00 24.00 r
cpu_0/MEMinst/DM_read_data[7] (MEM_0) 0.00 24.00 r
cpu_0/MEMinst/U3/x (nor2_2) 0.48 24.47 f
cpu_0/MEMinst/U5/x (nor3_5) 0.29 24.76 r
cpu_0/MEMinst/U7/x (nand2_8) 0.32 25.08 f
cpu_0/MEMinst/U55/x (nand3_1) 0.34 25.41 r
cpu_0/MEMinst/RF_data_in_reg[16]/d (dffpr_2) 0.00 25.41 r
data arrival time 25.41
clock clk (rise edge) 26.00 26.00
clock network delay (ideal) 0.00 26.00
cpu_0/MEMinst/RF_data_in_reg[16]/ck (dffpr_2) 0.00 26.00 r
library setup time -0.59 25.41
data required time 25.41
--------------------------------------------------------------------------
data required time 25.41
data arrival time -25.41
--------------------------------------------------------------------------
slack (MET) 0.00

26. Design hierarchy summary:
Instances Unique
Modules: 35176 731
UDPs: 33681 19
Primitives: 59167 10
Timing outputs: 42913 715
Registers: 7042 205
Scalar wires: 52406 -
Expanded wires: 256 8
Vectored wires: 20 -
Always blocks: 1 1
Initial blocks: 313 40
Cont. assignments: 325 351
Pseudo assignments: 29 29
Timing checks: 47677 8744
Interconnect: 110143 -
Delayed tcheck signals: 19625 7027
Simulation timescale: 10ps

33. Δομέρ Δοκιμήρ

34.  Στμπεπάςμασα
◦ Πεπίοδορ λεισοτπγίαρ : 26ns
◦ Στφνόσησα λεισοτπγίαρ: 38,46 MHz
◦ Εμβαδόν: 21990557.909851 μm2
◦ Κασανάλωςη ενέπγειαρ:
 Cell Internal Power = 70.0181 mW (84%)
 Net Switching Power = 13.6396 mW (16%)
 Total Dynamic Power = 83.6578 mW (100%)

35. clock clk (rise edge) 26.00 26.00
clock network delay (ideal) 0.00 26.00
cpu_1/MEMinst/RF_data_in_reg[16]/ck (sdffpr_2)
0.00 26.00 r
library setup time -0.92 25.08
data required time 25.08
------------------------------------------------
data required time 25.08
data arrival time -25.08
------------------------------------------------
slack (MET) 0.00

38. Ππιν σο ATPG Μεσά σο ATPG Διαυόπά
clk 26ns 26 ns 0ns
area 20594961.722 μm2 21990557.909μm2 1395596.187 μm2
power 83.6578 mW 81.8486 mW 1.8092 mw

40.  test coverage 98.06% σοτ κτκλώμασορ
 #patterns είναι 850
 Ports για έλεγφο:
test_se IN
test_si IN
test_so OUT

41.  Number of Scan Cells 6542
Number of Patterns 0-849
Cycles Per Load 6542
Average Shift Switching 3426.51
Average Capture Switching 863.71
Peak Shift Switching 6000
(pattern: 265 cycle: 0)
Peak Capture Switching 5850
(pattern: 5)

42.  Ίδιερ κοιμασομοπυέρ με σην πποςομείωςη
φωπίρ δομέρ δοκιμήρ

43. Μέπορ 5ο

45. Other End Arrival Time 0.000
- Setup 0.884
+ Phase Shift 26.000
= Required Time 25.116
- Arrival Time 24.890 Βήμα: 0.006
= Slack Time 0.226
Clock Fall Edge 13.000
+ Clock Network Latency (Ideal) 0.000
= Beginpoint Arrival Time 13.000
+---------------------------------------------------------+
| Instance | Arc | Cell | Delay | Arrival | Required |
| | | | | Time | Time |
|--------+-----------------+------------+-------+---------+-----|
| data_ram_2 | clk ^ | | | 13.000 | 13.226 |
| data_ram_2 | clk ^ -> do15 v | sram2k_pin | 9.457 | 22.457 | 22.683 |
| MY_BUS/U174 | d2 v -> x v | mx4_4 | 0.377 | 22.833 | 23.060 |
| MY_BUS/U157 | a v -> x ^ | inv_6 | 0.197 | 23.031 | 23.257 |
| MY_BUS/U243 | a ^ -> x v | nor2_6 | 0.200 | 23.231 | 23.457 |
| MY_BUS/U251 | a v -> x v | or2_6 | 0.577 | 23.807 | 24.034 |
| cpu_0/MEMinst/U3| a v -> x ^ | nor2_3 | 0.140 | 23.948 | 24.174 |

47.  Core Utilization : 0.68722
 Rate (H/W): 0.9950
 Core rings: 80μm
 Macro rings: 8 μm
 Power Strips: 10 μm
 Τοποθέσηςη βάςη σηρ ςτνδεςιμόσησαρ

48.  Πάνω:
◦ clk_pad_
◦ CLI_2_pad_ Σε κάθε πλετπά έβαλα δύο vss
◦ INT_2_pad_
και δύο vdd
 Κάσω:
◦ reset_pad_
◦ CLI_0_pad_
◦ INT_0_pad_
 Δεξιά:
◦ CLI_1_pad_
◦ INT_1_pad_
◦ PIPEEMPTY_0_pad_
 Απιςσεπά:
◦ test_se_pad_
◦ test_si_pad_
◦ test_so_pad_
◦ CLI_3_pad_
◦ INT_3_pad_
◦ INT_3_pad_

50. Other End Arrival Time 0.000
- Setup 1.138
+ Phase Shift 26.000
= Required Time 24.862
- Arrival Time 109.462
= Slack Time -84.600
Clock Rise Edge 0.000
+ Clock Network Latency (Ideal) 0.000 Βήμα: 0.01
= Beginpoint Arrival Time 0.000
+--------------------------------------------------------+
| Instance | Arc | Cell | Delay | Arrival | Required |
| | | | | Time | Time |
|-----------------+----------+------+----+-------+--------|
| cpu_1/IDinst/counter_reg[0] | ck ^ | | | 0.000 | -84.600 |
| cpu_1/IDinst/counter_reg[0]| ck ^ -> qb v | sdffpr_2 | 2.025 | 2.025 | -82.575 |
| cpu_1/IDinst/U4823 | sl v -> x v | mux2i_1 | 2.540 | 4.565 | -80.035 |
| cpu_1/IDinst/U4822 | a v -> x ^ | inv_0 | 15.593 | 20.158 | -64.443 |
| cpu_1/IDinst/U4789 | c ^ -> x v | nor3_0 | 30.376 | 50.533 | -34.067 |
| cpu_1/IDinst/U4788 | c v -> x v | and3i_1 | 8.402 | 58.935 | -25.665 |
| cpu_1/IDinst/U4507 | b v -> x ^ | nor3_0 | 5.425 | 64.361 | -20.240 |

51. Βήμα: 0.01
Path 1: MET Setup Check with Pin cpu_3/MEMinst/RF_data_in_reg[31] /ck
Endpoint: cpu_3/MEMinst/RF_data_in_reg[31] /d (^)
checked with leading edge of 'clk_PAD'Beginpoint: data_ram_0/do15
(^) triggered by trailing edge of 'clk_PAD‘
Other End Arrival Time 0.000
- Setup 0.878
- + Phase Shift 26.000
- = Required Time 25.122
- - Arrival Time 24.819
- = Slack Time 0.304
- Clock Fall Edge 13.000
- + Clock Network Latency (Ideal) 0.000
- = Beginpoint Arrival Time 13.000

54. Path 1: VIOLATED Setup Check with Pin
cpu_3/MEMinst/RF_data_in_reg[25] /ck Βήμα: 0.029
Endpoint: cpu_3/MEMinst/RF_data_in_reg[25] /d (^) checked with
leading edge
of 'clk_PAD'
Beginpoint: data_ram_0/do15 (^) triggered by trailing edge
of 'clk_PAD'
Other End Arrival Time 14.880
- Setup 0.777
+ Phase Shift 26.000
= Required Time 40.103
- Arrival Time 41.680
= Slack Time -1.577
Clock Fall Edge 13.000
+ Clock Network Latency (Prop) 16.861
= Beginpoint Arrival Time 29.861

55. Beginpoint: data_ram_1/do15 (^) triggered by Βήμα: 0.029
trailing edge
of 'clk_PAD'
Other End Arrival Time 14.879
- Setup 0.778
+ Phase Shift 26.000
= Required Time 40.101
- Arrival Time 41.696
= Slack Time -1.595
Clock Fall Edge 13.000
+ Clock Network Latency (Prop) 16.847
= Beginpoint Arrival Time 29.847

57. Other End Arrival Time 14.881
Βήμα: 0.029
- Setup 0.767
+ Phase Shift 26.000
= Required Time 40.115
- Arrival Time 41.733
= Slack Time -1.618
Clock Fall Edge 13.000
+ Clock Network Latency (Prop) 16.860
= Beginpoint Arrival Time 29.860

59.  Statitics:
#Clk 27.618 ns
#frequency 36.20 MHz
8
# Hard Macros
109165
# Std Cells
40773
# Net
# Special Net 2
29250422.175 um^2
Total area of Core
Total area of Chip 48279840.275 um^2
Total wire length
9045175.6750 um

60. Σενάπιο 1Ο : Σσέλνει μόνο έναρ
επεξεπγαςσήρ
Σσην μνήμη: 0x00004 ση λέξη: 0x000c
Σσην μνήμη: 0x00000 ση λέξη: 0x000Α
Πεπίοδορ πολογιού: 28 ns

61. WRITE @0x000004

62. WRITE @0x000000

63. READ @0x000004

64. WRITE @0x000000

65. Σενάπιο 2Ο : Χπόνορ άυιξηρ δεδομένων
από σον επεξεπγαςσή ςσιρ μνήμερ και
πίςω

66. CPU ->MEM

67. Χπόνορ απόκπιςηρ
σηρ μνήμηρ

68. ΜΕΜ->cpu

69. Σενάπιο 3Ο: Λεισοτπγία και σων 4 cpu

72. Σενάπιο 4Ο: έλεγφορ σων modules arbiter
και mem_split

73. Λεισοτπγία arbiter

74. Λεισοτπγία mem split