Download to read offline
![[DD] 10. Memory](https://cdn.slidesharecdn.com/ss_thumbnails/10-210616162535-thumbnail.jpg?width=640&height=640&fit=bounds)
Лекция №1
- 1. Для случая последовательногообращения к ячейкам в одной строке матрицы ее адрес может выставляется на шине только один раз и сигнал RAS# удерживается на низком уровне на время всех последующих циклов обращений, которые могут быть как циклами записи, так и чтения. Такой режим обращения называется режимом быстрого страничного обмена FPM (Fast Page Mode) или просто Page Mode. Типы динамической памяти: FPM, EDO, ВEDO, SDRAM
- 2. Понятие «страница» относитсяк строке (row), а состояние с низким уровнем сигнала RAS# называется «открытой страницей». Преимущество данного режима – экономия времени за счет исключения фазы выдачи адреса строки из циклов, следующих за первым, что повышает производительность памяти. Для памяти с временем доступа 60 нс время цикла обмена внутри страницы может быть сокращено до 35 нс. Способность работать в режиме FPM является «заслугой» контроллера динамической памяти (то есть чипсета).
- 3. Однако обозначение FPMотносят к «стандартным» микросхемам и модулям динамической памяти (Std). Преимущества FPM используют при конвейерной адресации, применяемой в ЦП, начиная с 80286. RAS# CAS# MA DATA R1 C1 C2 C3 C4 D1 D2 D3 D4 Время доступа Tpc Страничный режим считывания FPM стандартной DRAM
- 4. Информация на выходемикросхем стандартной DRAM появляется с некоторой задержкой относительно спада импульса CAS# и держится только во время его низкого уровня. После подъема сигнала CAS# выходной буфер микросхемы переводится в третье (высокоимпедансное) состояние. Стандартная память со временем доступа 60-70 нс в режиме быстрого страничного обмена при частоте системной шины 66 МГц может обеспечить лучший пакетный цикл чтения 5-3-3-3.
- 5. Память EDO (Extendedили Enhanced Data Out) DRAM содержит регистр-защелку (data latch) выходных данных. Это обеспечивает некоторую конвейеризацию работы при чтении. Регистр «прозрачен» при низком уровне сигнала CAS#, а по его подъему фиксирует текущее значение выходных данных до следующего его спада. Перевод выходных буферов в высокоимпедан- сное состояние запрета считывания осуществля- ют одновременным подъемом сигналов CAS# и RAS#, либо импульсом WE#, который при высо- ком уровне CAS# не вызывает записи.
- 6. RAS# CAS# MA DATA R1 C1 C2C3 D1 D2 D3 Время доступа WE# Временная диаграмма работы с EDO-памятью в режиме гиперстраничного обмена НРМ (Hyper Page mode). Его отличие от стандартного – в подъеме импульса CAS# до появления действительных данных на выходе микросхемы. Отключение выходных буферов
- 7. Считывание выходных данныхможет произво- диться внешними схемами вплоть до спада следующего импульса CAS#, что экономит время за счет сокращения длительности импульса CAS#. Время цикла внутри страницы для памяти со временем доступа 60 нс уменьшается с 35 нс у стандартной DRAM до 25 нс у EDO, повышая производительность страничного режима на 40 %. Цена EDO-памяти почти не отличается от цены стандартной FPM памяти, а скорость выше. Микросхемы EDO используются как в основной памяти, так и в видеопамяти.
- 8. В микросхемах памятиBEDO (Burst EDO) DRAM кроме регистра-защелки, стробируемого по фронту импульса CAS#, есть еще и внутренний счетчик адреса колонок для пакетного цикла. Это позволяет выставлять адрес колонки только в начале пакетного цикла, а во 2-й; 3-й и 4-й передачах импульсы CAS# только запрашивают очередные данные. В результате удлинения конвейера выходные данные как бы отстают на один такт CAS#, зато следующие данные появляются без тактов ожидания процессора, чем обеспечивается лучший цикл чтения 5-1-1-1.
- 9. Задержка появления первыхданных пакетного цикла окупается повышенной частотой приема последующих. BEDO-память применяется в модулях SIMM-72 и DIMM, но поддерживается не всеми чипсетами. Страничный режим FPM считывания стандартной памяти DRAM RAS# CAS# MA DATA R1 C1 C5 Время доступа D1 D2 D3 D4 D5 Страничный режим считывания BEDO DRAM
- 10. Сейчас распространена быстродействующая синхроннаядинамическая память – SDRAM (Synchronous DRAM), работающая на частоте системной шины без тактов ожидания внутри пакетного цикла, и обеспечивающая цикл чтения на частотах до 100-133 МГц и выше. Память SDRAM использует постоянно присут- ствующий сигнал тактовой частоты системной шины. Это позволяет создавать внутри микросхемы высокопроизводительный конвейер на основе ячеек динамической памяти с обычным време- нем доступа (50-70 нс).
- 11. Синхронный интерфейс даеттрехкратный выигрыш в производительности по сравнению с традиционными микросхемами DRAM с тем же быстродействием. Микросхемы SDRAM явл-ся программируемыми устройствами, со своим набором команд и внутренней организацией чередования банков. Кроме команд записи и чтения с программируемыми параметрами пакетного цикла имеются команды автоматичес- кой регенерации и перевода в режим хранения данных с пониженным энергопотреблением.
- 12. Длина пакетного циклачтения и записи (Burst Length, BL) программируется (1,2, 4, 8 или 256 элементов), цикл может быть прерван специальной командой (без потери данных). Задержка данных относительно команды чтения программируется для оптимального согласования быстродействия памяти с частотой системной шины. Конвейерная адресация позволяет инициировать очередной цикл обращения до завершения предыдущего. Автоматическая регенерация (цикл CBR) выполняется по командам «Auto Refresh».
- 13. По команде «SelfRefresh» память переходит в режим саморегенерации, для которой не требуется внешних обращений. В этом режиме операции чтения и записи запрещены. Возможен перевод в режим хранения с понижен- ным потреблением, при котором отключается питание внешних буферов. В синхронной памяти между подачей стробирую- щих импульсов CAS и RAS, то есть между момента- ми считывания адреса строки и адреса столбца в пределах выбранной строки имеется определенная задержка, измеряемая в периодах синхроимпуль- сов.
- 14. Эта задержка называетсяRAS to CAS Delay и для синхронной памяти варьируется от 2 до 3 тактов. Аналогичным образом после подачи сигнала CAS и до появления первого элемента данных на шине проходит определенный временной промежуток, измеряемый в тактах и именуемый CAS Latency. Каждый последующий элемент данных появляется на шине данных в очередном такте. Для SDRAM- памяти эта задержка может составлять 2 или 3 такта. CAS Latency (CL) является одной из основных характеристик и указывается на модулях памяти. Например, на модуле может быть указано CL= 2, что означает задержку в 2 такта.
- 15. Завершение цикла обращенияк банку памяти осуществляется посредством команды деактивации, которая подается за 1 или за 2 такта перед выдачей последнего элемента данных. Время деактивации RAS Precharge также измеряется в тактах и может быть равно 2 или 3 тактам. Описанные времена RAS to CAS Delay (Trcd), CAS Latency (Tel) и RAS Precharge (Trp) определяют тай- минг (Timing) памяти, записываемый в виде последо- вательности Tcl-Trcd-Trp. Временные диаграммы при обращении к синхронной памяти для тайминга 2-2-2 показаны на рис. через слайд. Кроме организации страничного доступа с пакетной обработкой данных, в SDRAM-памяти используется
- 16. (Bank 0, Bank1, Bank 2, Bank 3), что позволяет сов- мещать выборку данных из одного банка с установ- кой адреса другом банке, то есть одновременно могут быть открытыми несколько страниц. Доступ к этим страницам чередуется (Bank Interleaving), что приводит к устранению задержек и обеспечивает создание непрерывного потока данных. Важнейшим параметром памяти является пропуск- ная способность, определяющая максимальное количество байтов, передаваемых по шине данных за одну секунду. Чтобы определить пропускную способность памяти, частоту шины памяти (с которой может происходить считывание данных) нужно умножить на количество байтов, передаваемых за один такт.
- 17.
- 18. Память SDRAM имеет64-битную (8-байтную) шину данных, поэтому пропускная способность SDRAM- памяти определяется по формуле: Пропускная способность (Мбайт/с) = = Частота шины памяти (МГц) × 8 байт. Для памяти SDRAM РС100 с тактовой частотой 100 МГц пропускная способность составляет 800 Мбит/с, а для памяти SDRAM РС133 с тактовой частотой 133 МГц – 1066 Мбит/с. Под пропускной способностью памяти здесь понима- ется режим страничного пакетного доступа, когда данные считываются на каждом такте. Если же речь идет о произвольной выборке данных, расположен- ных в разных строках, то необходимо учитывать, что для доступа к каждому такому элементу данных
- 19. требуется несколько подготовительныхциклов, коли- чество которых определяется суммой RAS to CAS Delay и CAS Latency. На смену SDRAM PC100/133 пришла память – DDR SDRAM, которая обеспечивает вдвое большую про- пускную способность при тех же тактовых частотах ядра памяти. Отсюда ее название – Double Data Rate (DDR), память с удвоенной скоростью передачи. Из-за инерционности конденсаторов как при обраще- нии к памяти, так и при и ее регенерации тактовые частоты ядра в DDR-памяти остались прежними, то есть 100 и 133 МГц. Потом добавились частоты 166 и 200 МГц.
- 20. В DDR-памяти наповышенной удвоенной частоте работают буферы ввода-вывода (I/O buffer). При этом команда чтения приводит к передаче за один такт ядра памяти двух бит в буфер ввода-вывода. В режиме мультиплексирования по времени эти биты передают- ся на шину данных, но с удвоенной частотой. Фактически передача по шине данных происходит по положительному и отрицательному фронтам тактирую- щих импульсов, что и приводит к удвоенной скорости передачи. Такой способ передачи получил название prefetch of 2 (предвыборка 2). Однако удвоение скоро- сти в DDR-памяти касается только данных, а команды тактируются как и в обычной SDRAM-памяти – по поло- жительному фронту тактового импульса.
- 21.
- 22.
- 23. DDR-память, работающую начастоте 100 МГц, иногда обозначают как DDR200, так как частота шины данных памяти составляет 200 МГц. При частоте 133 МГц используют обозначение DDR266, при частоте 166 МГц – DDR333, а при частоте 200 МГц – DDR400. Пропускная способность DDR-памяти при ширине шины данных 8 байт составляет: для памяти DDR200 – 1,6 Гбайт/с, для DDR266 – 2,1 Гбайт/с, для DDR333 – 2,7 Гбайт/с, а для DDR400 – 3,2 Гбайт/с. Официально в названии DDR-памяти используется не «эффективная» частота, а пиковая пропускная способ- ность в мегабайтах в секунду (Мбайт/с):память DDR200 обозначается DDR РС1600, DDR266 – DDR PC2100, DDR333 – РС2700, a DDR400 – РС3200.
- 24. DDR-память имеет структуруиз четырех независимых банков, что позволяет для памяти SDR, DDR и DDR-II при одной и той же частоте ядра совмещать выборку данных из одного банка с установкой адреса в другом банке, то есть можно одновременно иметь несколько открытых страниц. Кроме того, в DDR-памяти преду- смотрен пакетный доступ к данным, а длина пакета может составлять 2, 4 и 8 элементов. В DDR-памяти данные могут передаваться два раза за такт, поэтому латентность CAS может оказаться не целой величиной, а кратной 0,5 такта. К примеру, на модуле памяти может использоваться обозначение CL=2,5, то есть CAS Latency составляет 2,5 такта сис- темной частоты.
- 25. В настоящее времяразработан стандарт DDR-II. Он предусматривает в четыре раза большую скорость передачи: при пакетном режиме доступа данные пере- даются четыре раза за один такт. Эту память логичней было бы назвать QDR (Quadra Data Rate). Несмотря на увеличение скорости передачи в четыре раза по сравнению с обычной SDR (Single Data Rate) SDRAM-памятью, базовые принципы остались прежни- ми. Само ядро памяти работает на тех же тактовых частотах 100, 133 или 166 МГц , что и ядро памяти SDR и DDR. Для получения учетверенной скорости выборки данных, кроме основного и инверсного синхронизирую- щего сигнала, добавляются еще два сигнала (прямой и инверсный) – сдвинутые на полтакта относительно первого синхронизирующего сигнала.
- 26. В результате получаетсяодин виртуальный тактирую- щий сигнал с удвоенной частотой и синхронизацией по положительному и отрицательному фронтам. Этот метод получил название prefetch of 4 (предвыборка 4). Биты, поступающие за каждый такт ядра памяти в бу- фер ввода-вывода, мультиплексируются по времени и затем, уже на учетверенной скорости, поступают на шину данных (см. рис.). Память DDR-II использует архитектуру из четырех банков с такой же длиной строки (страницы), как и память DDR. Минимальная длина пакета равна 4 (в DDR – 2). Набор команд DDR-II совместим с набором команд DDR.
- 27.
- 28. Модули памяти DDR-IIуже не совместимы по контак- там с модулями DDR-памяти. У них 232 контакта, а не 184 как в DDR модулях. Кроме того, у них пониженное напряжение питания: 1,8 В против 2,5 В в DDR-памяти. Стандартом для памяти DDR-II предусмотрены такие типы: DDR400, DDR533 и DDR667. При этом памяти DDR400 будет соответствовать частота FSB 100 МГц, памяти DDR533 – частота 133 МГц и памяти DDR667 – частота 166 МГц. Пропускная способность составляет: для DDR400 – 3,2 Гбайт/с, DDR533 – 4,2 Гбайт/с и для DDR667 – 5,3 Гбайт/с. Сейчас начата работа над следующим стандартом – DDR-III. Частоты памяти DDR-III будут варьироваться от 800 до 1500 МГц, а напряжение будет снижено до 1,2 или 1,5 В. Емкость чипов DDR-III составит 4 Гбит.
- 29. Применение синхронной памятипо годам
- 30. Основные характеристики распространенных типовDRAM Характеристики FPM EDO BEDO SDRAM Спецификация -5,-6,-7 -5,-6,-7 -5,-6,-7 -10,-12,-15 Время доступа, нс 50,60,70 50,60,70 50,60,70 50,60,70 Длительность цикла CAS#, нс 30,35,40 20,25,30 15,16.6,20 10,12,15 Максимальная частота при пакетном цикле чтения, МГц 66,50,40 5-3-3-3 66,50,40 5-2-2-2 66,60,50 5-1-1-1 100,80,60 5-1-1-1
Editor's Notes
- #6 Начало лекции