El siguiente circuito implementado con memoria ROM representa la implementación de una Maquina Secuencial Sincrónica (MSS). La memoria ROM Funciona como el circuito decodificador de estados siguientes y salidas, mientras que los Flip-Flop tipo D (FF-D) son la memoria de estado. Tener en mente las siguientes consideraciones de la memoria EPROM: • La palabra de código de programa de la EPROM M 2732 A debe tener siempre ocho bits. • Entonces los tres bits que faltan para completar la palabra se dejan en 1 ya que una EPROM sin programar tiene todas las salidas en 1. Se pide presentar: a) Los mapas de Karnaugh que describen los decodificadores de estados siguientes y salidas. Utilizando la siguiente asignación de códigos de estado y formatos (30P): b) El diagrama de estados (30P). c) El código VHDL de la MSS (40P). ⭐ For more information visit our blog: https://vasanza.blogspot.com/

1. vasanza
SISTEMAS DIGITALES II
LECCIÓN 1P (C2)
Fecha: 2021/11/09 PAO2 2021-2022
Nombre: _________________________________________________ Paralelo: __________
Problema #1: (x%)
El siguiente circuito implementado con memoria ROM representa la implementación de una Maquina
Secuencial Sincrónica (MSS). La memoria ROM Funciona como el circuito decodificador de estados
siguientes y salidas, mientras que los Flip-Flop tipo D (FF-D) son la memoria de estado.

2. vasanza
Tener en mente las siguientes consideraciones de la memoria EPROM:
• La palabra de código de programa de la EPROM M 2732 A debe tener siempre ocho bits.
• Entonces los tres bits que faltan para completar la palabra se dejan en 1 ya que una EPROM sin
programar tiene todas las salidas en 1.
Las instrucciones almacenadas en la EPROM son:

3. vasanza
Se pide presentar:
a) Los mapas de Karnaugh que describen los decodificadores de estados siguientes y salidas.
Utilizando la siguiente asignación de códigos de estado y formatos (30P):
Decodificador de Estados Siguientes: 𝒀𝟐, 𝒀𝟏, 𝒀𝟎
y0y2y1 00 01 11 10
0
1
Decodificador de Salidas: Out_1, Out_2
y0y2y1 00 01 11 10
0
1
Asignación de Códigos de Estado.
y0y2y1 00 01 11 10
0 A B C D
1 E F G H

4. vasanza
b) El diagrama de estados (30P).
c) El código VHDL de la MSS (40P).
Resolución:
a) Mapas de Karnaugh
b) Diagrama de estados

5. vasanza
c) Código VHDL
https://github.com/vasanza/DigitalSystems/tree/2021PAO2/LeccionC2
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity MSS is
port( clk,resetn: in std_logic;
In_1, In_2: in std_logic;
Out_1, Out_2: out std_logic);
end MSS;
architecture comportamiento of MSS is
type estado is (A,B,C,D,E,F,G,H);
signal y: estado;
begin
--Decodificador de estados siguientes y
--Memoria de estados
process(resetn,clk)
begin
if resetn='0' then y<=A;
elsif (clk'event and clk='1')then
case y is
when A => if In_1='1' and In_2='0' then y<=B;
elsif In_1='0' and In_2='1' then y<=E;
else y<='A';end if;
when B => if In_1='0' and In_2='0' then y<=C;
else y<='B';end if;
when C => if In_1='0' and In_2='1' then y<=D;
else y<='C';end if;
when D => if In_1='0' and In_2='0' then y<=A;
else y<='D';end if;
when E => if In_1='0' and In_2='0' then y<=F;
else y<='E';end if;
when F => if In_1='1' and In_2='0' then y<=G;
else y<='F';end if;
when G => if In_1='0' and In_2='0' then y<=A;
else y<='G';end if;
end case;
end if;
end process;
--Decodificador de salidas modelo MOORE
Out_1 <='1' when y=D else '0';
Out_2 <='1' when y=G else '0';
end comportamiento;