Unit2_Elektronik

LITAR FLIP-FLOP E2002/2/
Objektif am :
Membincangkan jenis-jenis flip-flop, jadual kebenaran, simbol-simbol, rajah masa
dan kegunaannya dalam litar-litar logik.
Objektif khusus :
Diakhir unit ini anda sepatutnya dapat:
 Menakrifkan flip-flop dan menyatakan kegunaannya.
 Membina flip-flop SR aktif tinggi menggunakan get NOR.
 Melakarkan simbol dan menerbitkan jadual kebenaran flip-flop SR aktif tinggi.
 Menganalisa rajah masa flip-flop SR aktif tinggi yang diberi dan melakarkan
keluaran flip-flop tersebut.
 Membina flip-flop SR aktif rendah menggunakan get NAND.
 Melakarkan simbol dan menerbitkan jadual kebenaran flip-flop SR aktif
rendah
 Menganalisa rajah masa flip-flop SR aktif rendah yang diberi dan melakarkan
keluaran flip-flop tersebut
 Melakarkan litar logik, simbol dan menerbitkan jadual kebenaran flip-flop SR
Berjam dan flip-flop JK
 Melakarkan rajah masa flip-flop SR Berjam dan flip-flop JK.
 Menyatakan litar terkamil flip-flop JK dengan masukan kawalan ‘Praset’
(Preset) dan Padam-Bersih’ (Clear).
 Melakarkan simbol dan menerbitkan jadual kebenaran flip-flop D dan flip-flop
T.
 Melakarkan rajah masa flip-flop D dan flip-flop T
 Menyatakan bagaimana flip-flop D dan flip-flop T dapat dibina dari flip-flop JK.
2
UNIT 2 LITAR FLIP-
FLOP
OBJEKTIF

2.0 PENGENALAN
Jurutera-jurutera telah mengklasifikasikan litar logik kepada dua kumpulan.
Kumpulan pertama dikenalikan sebagai litar logik kombinasi dan kumpulan
kedua dikenali sebagai litar logik berjujukan.
Anda tentunya masih ingat di dalam unit 1 kita telah membincangkan
bagaimana litar logik digunakan bagi membentuk litar pengkod, penyahkod,
pemultipleks dan penyahmultipleks. Litar logik yang telah kita bina, ialah litar
logik kombinasi, dimana keluarannya hanya bergantung kepada keadaan
masukan pada masa itu sahaja dan tidak pada masukan dan keluaran
sebelumnya. Keadaan ini adalah berbeza bagi litar logik berjujukan dimana ia
mempunyai ciri-ciri ingatan. Dengan itu ia berupaya menyimpan data binari
yang telah dimasukkan.
Saya ingin menarik perhatian anda bahawa litar ingatan ini juga dikenali
sebagai FLIP-FLOP kerana ia boleh ‘flipped’ kepada keadaan set iaitu
menyimpan binari 1 atau ia ‘flopped’ kepada keadaan reset iaitu menyimpan
binari 0. Tahukah anda litar kecil inilah yang menjadi asas kepada sistem
ingatan di dalam komputer peribadi anda. Sekarang marilah kita sama-sama
mengkaji litar flip-flop ini.
2.1 FLIP-FLOP SR (SET-RESET)
Flip-flop ialah suatu litar logik berjujukan yang berupaya menyimpan satu bit
data. Ia boleh menyimpan samada binari 1 atau binari 0 kerana litar ini
mempunyai dua keadaan stabil iaitu SET dan RESET. Apabila sesuatu flip-
flop itu di ‘flip’ ke keadaan set (dimana ia menyimpan binari 1) atau di ‘flop’ ke
keadaan reset (dimana ia menyimpan binari 0), keluaran litar tersebut akan
kekal (latched/locked) selagi ia diberikan bekalan kuasa.
3
INPUTINPUT

Flip-flop SR dapat dibentuk menggunakan get NAND atau NOR. Sambungan
yang menggunakan get NOR adalah di dalam aktif tinggi, iaitu keluarannya
akan diset ke 1 apabila masukan S mendapat logik 1. Sementara get NAND
adalah aktif rendah. Iaitu masukan S perlu diberi logik 0 apabila keluaran
hendak disetkan ke logik 1.
2.1.1 Flip-flop SR Aktif Tinggi
Bagi memulakan perbincangan kita mari kita lihat litar logik flip-flop
SR di rajah 2.1. Flip-flop ini mempunyai dua masukan iaitu R
mewakili RESET dan S mewakili SET. Ia juga mempunyai dua
keluaran iaitu Q dan Q .
Sekarang cuba anda analisa litar di rajah 2.1(a). Ubahkan setiap
masukan seperti di bawah:
Mari kita mulakan dengan masukan S=0 dan R=0
• Andaikan keadaan asal keluaran flip-flop Q=0 dan Q =1.
• Apabila masukan S dan R diset ke 0 (S=0,R=0). Get NOR B akan
mendapat masukan 0,0. Maka keluarannya Q = 1. Logik 1 ini
akan disuapbalik ke masukan get NOR A.
• Oleh kerana masukan get NOR A sekarang ialah 0,1. Maka
keluarannya tak berubah, Q=0.
• Perhatikan apabila masukan S=0 dan R=0, keluaran flip-flop akan
kekal iaitu Q=0 dan Q =1
• Flip-flop dikatakan berada di dalam keadaan HOLD (tak berubah)
apabila masukan S=0 dan R=0.
4
Rajah 2.1 : Litar logik flip-flop SR Aktif Tinggi
R
S
Q
Q
B
0
1
R
S
Q0
0
0
1
Rajah 2.1 (a)
A
Q

Seterusnya kita berikan pula masukan S=0 dan R=1;
• Sekarang cuba anda andaikan keadaan asal flip-flop ialah Q=1
dan Q =0. Rujuk rajah 2.1(b).
• Apabila masukan S dan R diset ke 0,1(S=0,R=1). Get NOR A
akan mendapat masukan 1,0. Maka keluarannya Q = 0. Logik 0
ini akan disuapbalik ke masukan get NOR B.
• Oleh kerana masukan get NOR B sekarang ialah 0,0. Maka
keluarannya menjadi 1 ( Q =1).
• Keluaran flip-flop berubah menjadi Q=0 dan Q =1.
• Flip-flop dikatakan berada di dalam keadaan RESET apabila
masukan S=0 dan R=1.
Kita teruskan dengan masukan S=1 dan R=0
dan Q =0. Rujuk rajah 2.1(c)
5
0
0
R
S
Q1
0
1
0
0
1
Rajah 2.1 (b)
A
B Q

• Apabila masukan S dan R diset ke 1,0 (S=1,R=0). Get NOR A
keluarannya menjadi Q =0.
• Flip-flop dikatakan berada di dalam keadaan SET apabila
masukan S=1 dan R=0.
Masukan terakhir ialah S=1 dan R=1
dan Q =0. Rujuk rajah 2.1(d)
• Apabila masukan S dan R diset ke 1,1 (S=1,R=1). Get NOR A
keluarannya menjadi Q =0.
• Di dalam operasi normal sekiranya keluaran Q=0 , Q =1 ataupun
jika keluaran Q=1 dan Q =0.
• Tetapi di dalam analisa kita di atas kita dapati keluaran Q adalah
sama dengan Q .
• Baiklah jika berlaku keadaan seperti ini bermakna flop-flip berada
di dalam keadaan tak dibenarkan (INVALID).
6
Rajah 2.1 (c)
B
1
0
R
S
Q0
1
0
A
1 Q

Dari analisa di atas, jadual kebenaran flip-flop SR get NOR (aktif
tinggi) diterbitkan seperti Jadual 1
Setelah anda mengetahui jadual kebenaran flip-flop SR aktif tinggi,
untuk lebih jelas mari kita melihat contoh rajah masa berikut.
Contoh 2.1
Jadual 2.1 : Jadual Kebenaran FF SR aktif tinggi
S R Q Q Operasi
0 0 Q Q Tak berubah (H)
0 1 0 1 Reset (R)
1 0 1 0 Set (S)
1 1 0 0 Dilarang (invalid)
7
0
0
R
S
Q1
1
1
0
0
Rajah 2.1 (d)
A
B Q

Perhatikan rajah masa pada contoh 2.1, bagi tempoh T1, masukan S=1, R=0
dengan itu flip-flop akan disetkan, Q=1. Ini bermakna flip-flop ketika ini menyimpan
binari 1.
Untuk tempoh T2 , masukan S=0, R=0 dengan itu flip-flop dalam keadaan tak
berubah (hold), keluaran akan kekal, Q=0.
Ketika tempoh T3 , masukan S=0, R=1 flip-flop sekarang dalam keadaan reset,
sekarang flip-flop akan menyimpan binari 0, Q=0.
Setelah anda faham bagaimana keluaran flip-flop diperolehi berdasarkan rajah
masa, cuba anda dapatkan bagi tempoh-tempoh seterusnya. Semak jawapan anda
dengan jawapan yang diberi di bawah.
S T1 T2 T3 T4 T5 T6 T7 T8 T9
R
Q S H R
Q
S T1 T2 T3 T4 T5 T6 T7 T8 T9
R
Q S H R H R H S H
Q
8

2.1.2 Flip-flop SR Aktif Rendah
Rajah 2.2 menunjukkan litar flip-flop SR aktif rendah. Dapatkah anda
melihat perbezaan litar ini dengan litar flip-flop SR aktif tinggi? Sudah
tentu! Perbezaan yang ketara ialah litar ini menggunakan get NAND
dan pasangan masukan S dan R ialah keluaran Q dan Q masing-
masing. Mari kita menganalisa litar logik flip-flop SR aktif rendah jika
masukan diberi seperti berikut.
Baiklah cuba anda analisa litar berikut mengikut masukan S dan R
dan keadaan awal yang diberikan.
9
R
S
Q
Q
Rajah 2.2 : Litar logik flip-flop SR Aktif Rendah
Rajah 2.2 (a)
S=0
QR=0
1
S=0
QR=1
1
Qawal
=0
Q = =
Q= ,
Q = =
Q= ,
Qawal
=0
Rajah 2.2 (b)
S=1
QR=0
1
S=1
QR=1
1
Q = =
Q= ,
Q = =
Q= ,
Qawal
=0 Qawal
=0
Rajah 2.2 (c)
Rajah 2.2 (d)

Bagi analisa berikutnya andaikan keadaan awal flip-flop ialah tinggi,
Qawal = 1
Daripada analisa di atas cuba anda bandingkan jawapan yang anda
perolehi dengan jawapan pada jadual 2.2. Jika anda gagal, minta
bantuan dari pensyarah anda.
Daripada analisa yang dilakukan kita dapat terbitkan jadual
kebenaran am seperti jadual 2.3
Jadual 2.2: Analisa Flip-flop SR Aktif Tinggi
Masukan Keluaran Sebelum Keluaran Selepas
OperasiS R Q Q Q Q
0 0 0 1 1 1 Invalid
0 1 0 1 1 0 Set
1 0 0 1 0 1 Reset
1 1 0 1 0 1 Hold
0 0 1 0 1 1 Invalid
0 1 1 0 1 0 Set
1 0 1 0 0 1 Reset
1 1 1 0 1 0 Hold
10
S=0
QR=0
1
Q = =
Q= ,
Qawal
=1
Rajah 2.2 (e)
S=0
QR=1
1
Q = =
Q= ,
Qawal
=1
Rajah 2.2 (f)
S=1
QR=0
1
S=1
QR=1
1Q = =
Q= ,
Q = =
Q= ,
Qawal
=1
Qawal
=1
Rajah 2.2 (g) Rajah 2.2 (h)

Simbol logik flip-flop SR aktif tinggi dan aktif rendah ditunjukkan pada
rajah 2.3.
Berdasarkan jadual 2.3, cuba anda dapat keluaran flip-flop SR aktif
rendah jika diberi masukan S dan R seperti contoh 2.2.
Contoh 2.2
Jadual 2.3: Jadual Kebenaran FF SR Aktif Rendah
S R Q Q Operasi
0 0 1 1 invalid
0 1 1 0 set
1 0 0 1 reset
1 1 Q Q hold
S T1 T2 T3 T4 T5 T6 T7
R
Q 0 H H S
11
S Q
R
R
S Q
R
R
Rajah 2.3: Simbol Logik Flip-Flop SR Aktif Tinggi Dan Aktif Rendah

Keluaran sebelum tempoh T1 ialah rendah, Qawal = 0. Dengan itu bagi tempoh T1,
disebabkan masukan S=1, R=1 flip-flop berada dalam keadaan tak berubah (hold),
keluaran akan mengikut keluaran sebelumnya, Q=0. Ketika ini flip-flop menyimpan
binari 0.
Untuk tempoh T2 , masukan S=1, R=1 dengan itu flip-flop dalam keadaan tak
berubah (hold), keluaran akan kekal, Q=0.
Bagi tempoh T3 , masukan berubah S=0, R=1 flip-flop sekarang dalam keadaan set,
iaitu Q=1.
Setelah anda faham bagaimana keluaran flip-flop diperolehi berdasarkan rajah
masa, cuba anda dapatkan bagi tempoh-tempoh seterusnya. Semak jawapan anda
dengan jawapan yang diberi di bawah.
Saya ingin menarik perhatian anda, tentang apa yang kita telah
pelajari sampai setakat ini. Dalam input kita telah pelajari dua jenis
flip-flop SR iaitu aktif rendah dan aktif tinggi. Kedua-duanya adalah
berbeza dari segi litar dan juga jadual kebenarannya. Selain
daripada itu bentuk keluaran kedua-dua flip-flop juga boleh
digambarkan dengan menggunakan rajah masa (timing diagram).
S T1 T2 T3 T4 T5 T6 T7
R
Q 0 H H S H R H S H R H H R H
12
Tahniah! Anda telah berjaya. Jika anda gagal, sila ulang
semula pembelajaran ini.

LITAR FLIP-FLOP E2002/2/ 13
Sekarang cuba anda uji
kefahaman anda dengan
menyelesaikan aktiviti berikut!

2.1 Takrifkan flip-flop dan berikan tiga kegunaannya.
2.2 Lakarkan litar flip-flop SR daripada get NAND dan get NOR. Sertakan jadual
kebenaran bagi kedua-dua litar ini.
2.3 Nyatakan dua perbezaan diantara ke dua-dua flip-flop bagi soalan 2.2
2.4 Lakarkan gelombang keluaran jika diberi masukan seperti rajah A2.4(a) dan
A2.4(b). Anggapkan Qawal = ‘1’.
S
R
Q
Rajah A2.4(b)
S
R
Q
Rajah A2.4(a)
14
AKTIVITI 2A
SYABAS!
ANDA TELAH MENCUBA KESEMUA SOALAN INI! SEKARANG
SEMAK PENYELESAIAN ANDA PADA MAKLUM BALAS BERIKUT……

2.1 Rujuk jawapan anda pada halaman 2.
2.2 Rujuk jawapan anda pada halaman 5 hingga 9.
2.3 Jawapan anda mesti menunjukkan perbezaan dari segi jadual kebenaran
dan litar.
2.4
S
R
S
R
Q H S R INVALID H R H S S H H
Q
15
MAKLUM BALAS 2A

Q H S S H
Q=
Q
H S S R S H R H
Q
Q =
Q
16
Jika anda telah berjaya menjawap aktiviti
ini lebih dari 70%, teruskan dengan input

2.2 FLIP-FLOP PICUAN PINGGIR (SEGERAK)
Sekarang kita akan meneruskan pembelajaran kita dengan tajuk flip-flop
picuan pinggir. Tetapi cuba imbas kembali apa yang telah kita pelajari
sebelum ini.
Dalam tajuk sebelum ini kita telah pelajari bahawa keluaran Flip-flop SR akan
terus berubah apabila masukannya diubah. Adakah kita boleh mengawal
perubahan keluaran flip-flop kita, iaitu keluarannya hanya akan berubah pada
masa tertentu sahaja ? Boleh ……! Tetapi bagaimana?
Baiklah, kita sekarang akan belajar mengenai flip-flop istimewa ini. Flip-flop
ini dikenali sebagai flip-flop picuan pinggir. Flip-flop picuan pinggir akan
berubah keadaan jika masukan jam berada pada picuan pinggir positif atau
picuan pinggir negatif. Empat flip-flop picuan pinggir yang akan kita pelajari
ialah flip-flop SR berjam, JK, D dan T.
2.2.1 Flip-Flop SR Berjam
Cuba perhatikan dua simbol logik flip-flop SR berjam di rajah 2.4.
Segi tiga kecil yang dipanggil penunjuk masukan dinamik
melambangkan flip-flop ialah flip-flop picuan pinggir .
Oleh kerana kita mempunyai dua jenis picuan pinggir samada picuan
pinggir positif atau negatif, maka ini akan dibezakan seperti rajah
2.4(a) dan 2.4(b). Sekiranya tiada ‘bubble’ pada masukan jam, flip-
flop adalah picuan pinggir positif, jika terdapat ‘bubble’ pada
masukan jam flip-flop adalah picuan pinggir negatif.
Adakah anda dapat melihat perbezaan ini?
17
INPUTINPUT

Jika kita rujuk kepada gelombang denyut, bermakna flip-flop jenis
picuan pinggir positif akan berubah keadaan jika masukan jam
bertukar dari logik 0 ke logik 1. Manakala flip-flop jenis picuan pinggir
negatif akan berubah keadaan jika masukan jam bertukar dari logik 1
ke logik 0.
Ok, selepas anda jelas mengenai picuan jam yang digunakan, kita
akan membincangkan operasi flip-flop SR berjam. Masukan S dan R
adalah dipanggil masukan segerak (synchronous inputs) sebab data
pada masukan ini akan dihantar ke keluaran flip-flop hanya pada
masa picuan jam pinggir.
Sekarang kita akan menganalisa litar logik flip-flop SR di bawah bagi
menerbitkan jadual kebenarannya.
18
Rajah 2.4:
Simbol Logik Flip-Flop SR Picuan Jam Pinggir Positif
Blok Logik Flip-Flop SR Picuan Jam Pinggir Negatif
Gelombang Masukan Jam
S Q
CK
R
R
(a)
S Q
CK
R
R
(b)
Jam pinggiran positif Jam pinggiran negatif
(c)
1
S = 0
R = 0
clk
Rajah 2.5: Litar Logik FF SR Picuan Jam Pinggir Positif, Qawal
= 0
1
D
C
A
B
1
1
1
Qt+1
= 0
Qawal
=0
Q
Q

• Berpandukan litar rajah 2.5, anggapkan keadaan asal keluaran
flip-flip, Qt= 0.
• Bila masukan S dan R adalah 0 dan jam pinggiran positif yang
pertama dikenakan, keluaran get NAND A adalah 1 dan keluaran
get NAND B juga 1.
• Keluaran get NAND C akan menjadi 0 kerana kedua-dua
masukannya ialah 1.
• Keluaran get NAND D pula 1 kerana salah satu masukannya
ialah 0.
• Ini bermakna ketika masukan S=0 dan R=0, keluaran flip-flop
selepas diberi picuan jam (Qt+1) adalah tak berubah (hold).
Cuba anda analisa masukan seterusnya, anda akan perolehi
jawapan seperti berikut;
• S = 0, R = 1 dan denyut positif dikenakan, Qt+1 = 0 ,Q t+1=1.
( RESET)
• S = 1, R = 0 dan denyut positif dikenakan, Qt+1 = 1 ,Q t+1=0. (SET)
• S = 1, R = 1 dan denyut positif dikenakan, Qt+1 = 0 ,Q t+1=0.
(Invalid)
Sekarang, sekali lagi cuba anda analisa litar rajah 2.5(a), dan
andaikan keluaran awal Qt = 1.
Jika anda telah mencuba, semak jawapan anda. Anda pasti
mendapat jawapan seperti berikut:
19
Rajah 2.5(a): Litar logik flip-flop SR Picuan jam pinggir positif,Qawal
= 1
Q
Q
0
1
0
D
CA
S
R
clk
B
1
0
1
1
0
Qt+1
= 1
Qawal
=1

• S=0, R =0 dan denyut positif dikenakan, Qt+1 = 1 , Q t+1= 0
(HOLD)
• S=0, R =1 dan denyut positif dikenakan, Qt+1 = 0 , Q t+1=1
(RESET)
• S=1, R =0 dan denyut positif dikenakan, Qt+1 = 1 , Q t+1=0
(SET)
• S=1, R =1 dan denyut positif dikenakan, Qt+1=1, Q t+1=1
(INVALID)
Jika anda gagal mendapat jawapan, cuba analisa sekali lagi. Saya
yakin anda akan berjaya. Dari analisa di atas, jadual kebenaran flip-
flop SR diterbitkan seperti jadual 3.
Saya ingin menarik perhatian anda, jadual kebenaran untuk flip-flop
picuan pinggir negatif adalah sama dengan flip-flop picuan pinggir
positif. Operasi bagi kedua-dua flip-flop ini boleh dibezakan melalui
rajah masa contoh 2.3(a).
Contoh 2.3(a)
Lakarkan rajah masa keluaran flip-flop, Q. Anggapkan Qawal = 0 bagi flip-flop SR
picuan pinggir positif.
Jadual 2.4: Jadual Kebenaran FF SR Berjam
S R Q(t+1)
Operasi
0 0 Qt hold
0 1 0 reset
1 0 1 set
1 1 1 invalid
20

Contoh 2.3(b)
Lukiskan rajah masa keluaran flip-flop , Q. Anggapkan Qawal = 0 bagi flip-flop SR
picuan pinggir negatif.
Dari contoh 2.3, anda dapat melihat dengan jelas bahawa operasi flip-flop SR
picuan pinggir positif atau negatif adalah sama. Contohnya, jika S = 0, R = 1
keluaran flip-flop rendah bagi mana-mana picuan pinggir.
Clk
S
R
Q Qawal S R S R dilarang
(a)
Clk
S
R
Q Qawal
21

2.5 Lukiskan simbol dan litar untuk flip-flop SR berjam picuan jam pinggir positif
2.6 Takrifkan `masukan segerak'.
2.7 Nyatakan kebaikan flip-flop SR berjam berbanding flip-flop SR tanpa jam.
2.8 Tunjukkan perbezaan di antara picuan pinggir positif dan picuan pinggir
negatif dengan menggunakan rajah masa dari flip-flop SR berjam. Nyatakan
kebaikan flip-flop SR berjam berbanding flip-flop SR tanpa jam.
22
AKTIVITI 2B
Tahniah! Anda sudah
berjaya menamatkan
pembelajaran untuk setakat
ini……..

2.5 Rujuk pada halaman 14 dan 15.
2.6 Masukan flip-flop yang dipicu oleh picuan pinggir jam.
2.7 Keluaran flip-flop SR berjam hanya akan berubah keadaan jika picuan
jam diberikan. Keluaran flip-flop SR tanpa jam akan berubah keadaan
pada keadaan masukan S dan R.
2.8 Anda boleh tunjukkan sebarang bentuk rajah masa. Kalau anda tidak
yakin dengan jawapan sila semak dengan pensyarah anda.
24
MAKLUM BALAS 2B

2.2.2 Flip-Flop JK
Tahniah, kerana anda telah berjaya menghabiskan input kita
sebelum ini. Sebenarnya flip-flop JK dan flip-flop D (anda akan
pelajari kemudian) terdapat didalam bentuk litar bersepadu (IC) dan
lebih popular dalam penggunaannya berbanding flip-flop SR. Tetapi,
memahami flip-flop SR adalah penting kerana kedua-dua flip-flop JK
dan D dihasilkan daripada flip-flop SR. Dengan itu adalah penting
anda memahami konsep flip-flop SR sebelum kita dapat meneruskan
ke flip-flop JK. Ulang bacaan anda sekiranya anda masih kabur.
Minta bantuan dari pensyarah atau rakan-rakan anda.
Apakah sebenarnya flip-flop JK dan apakah bezanya dengan flip-flop
SR . Baiklah, Flip-flop JK beroperasi hampir sama dengan flip-flop
SR. Bezanya ialah flip-flop JK tidak mempunyai keadaan dilarang
(invalid).
Jadual kebenaran bagi flip-flop JK adalah sama seperti flip-flop SR
kecuali pada masukan J = K = 1, flip-flop ini akan berada didalam
keadaan togol. Togol adalah satu keadaan dimana keluaran flip-flop
akan bertukar dari 1 ke 0 dan sebaliknya bila jam diberikan. Keadaan
ini berlaku jika masukan J dan K adalah 1 pada masa yang sama.
Flip-flop JK adalah flip-flop universal kerana flip-flop JK boleh
dibinakan menjadi flip-flop D dan T. Kegunaan flip-flop JK adalah
sebagai pembilang dan pendaftar apabila beberapa flip-flop
digabungkan.
Rajah 2.6 menunjukkan litar logik flip-flop JK picuan pinggir positif.
Masukan J dan K beroperasi umpama masukan S(set) dan R(reset)
bagi flip-flop SR.
25
INPUTINPUT

Dengan merujuk kepada rajah 2.6, kita anggapkan keadaan awal
flip-flop ialah dalam keadaan RESET, Qt = 0, masukan J ialah logik 1
dan K ialah logik 0. Apabila jam pinggir positif yang pertama
dikenakan, keluaran get NAND A adalah rendah (logik 0) dan
keluaran get NAND B adalah tinggi (logik 1). Oleh kerana masukan
get NAND C ialah logik 0 dan logik 1 maka keluarannya akan
menjadi tinggi, flip-flop sekarang berada dalam keadaan SET iaitu
keluaran selepas picuan jam, Qt+1 adalah tinggi. Keluaran get NAND
D pula rendah (logik 0), kerana kedua-dua masukan adalah tinggi.
Sekarang jika masukan J dan K rendah, dan keadaan awal flip-flop
adalah tinggi. Apabila picuan jam pinggir yang kedua dipicukan
keluaran get NAND A dan B akan tinggi kerana salah satu masukan
ialah logik 0. Keluaran Qawal akan disuapbalikkan kemasukan get
NAND D, maka keluaran, Q t+1 akan menjadi rendah dan seterusnya
keluaran, Qt+1 ialah tinggi.
Dengan bantuan dari pensyarah, cuba anda analisa rajah 2.6 bagi
keadaan masukan seterusnya
• J=0, K =1 dan denyut positif dikenakan, Qn+1 = 0
• J=1, K =1 dan denyut positif dikenakan, Qn+1 = 1
Keputusan yang seharusnya anda dapat adalah seperti jadual 2.5.
26
Qt+1
= 1
Qawal
=0
1
0
clk
0 Q
Rajah 2.6: Litar Logik Flip-Flop JK Picuan Jam Pinggir Positif, Qawal
= 1
1
1
D
C
A
J
K
B
1

Jadual 2.5
Clk J K Qn Qt+1
0 0
0 0
1 1
0 1
0 0
1 0
1 0
0 1
1 1
1 1
0 1
1 0
Jadual 2.6: Jadual Kebenaran Flip-flop JK
Clk J K Qt+1
0 0 Qt (hold)
0 1 0 (reset)
1 0 1 (set)
1 1 Q t (toggle)
Simbol logik bagi flip-flop JK picuan pinggir positif dan picuan pinggir
negatif ditunjukkan pada rajah 2.7
27
J Q
CK
K
Rajah 2.7: Simbol logik flip-flop JK : (a) picuan jam pinggir positif
(b)picuan jam pinggir negatif
(a)
J Q
CK
K
(b)
Sekarang mari kita bersama-sama melihat contoh berikut

Contoh 2.4
Lakarkan gelombang keluaran, Q jika diberi masukan jam, J dan K adalah seperti
berikut. Anggapkan keluaran Qawal=1.
Operasinya adalah seperti berikut;
• Mula-mula kesemua masukan adalah 0 dan kita anggapkan Qawal = 1.
• Bila picuan jam positif diberikan, J = 0, K = 1, flip-flop akan diresetkan iaitu Q = 0.
• Bila picuan jam positif yang kedua, J = K = 1, ini menyebabkan flip-flop
ditogolkan kepada kedudukan yang bertentangan., iaitu Q = 1.
• Ketika picuan jam ke tiga , J = K = 0 maka flip-flop tidak akan bertukar keadaan.
Iaitu keluaran,Q = 1.
• Ketika picuan jam ke empat J = 1, K = 0, keadaan Q adalah 1 (iaitu flip-flop
disetkan).
2.2.3 Flip-flop JK dengan Masukan Tak segerak
Praset (Set) dan Clear (Reset)
Didalam perbincangan kita tentang flip-flop picuan pinggir, kita dapati
kesemua masukan S, R, J dan K akan memberi kesan ke atas flip-
flop serentak dengan picuan jam. Oleh itu masukan S, R, J dan K ini
kita rujuk sebagai masukan kawalan atau masukan segerak.
28
Jam1234JKQQawal
RTHS

Jika anda pernah merujuk kepada buku data IC, maka anda akan
dapati kebanyakan flip-flop berjam mempunyai satu atau lebih
masukan tak segerak. Masukan tak segerak seperti praset dan clear
merupakan masukan yang lebih dominan berbanding dengan
masukan segerak dan jam. Dimana ianya dapat mengubah keadaan
flip-flop tanpa bergantung kepada masukan segerak dan jam. Oleh
kerana flip-flop JK digunakan secara meluas, maka kita boleh
mendapatinya dipasaran dalam bentuk litar bersepadu (IC).
Diantaranya ialah IC 7476 (JK flip-flop dengan picuan pinggir negatif)
yang mempunyai masukan praset dan clear aktif rendah. Rajah 2.8
menunjukkan simbol logik masukan tak segerak bagi praset dan
clear aktif rendah. Jadual 2.7 pula menunjukkan keadaan flip-flop
untuk setiap keadaan masukan.
Jadual 2.7: Jadual Kebenaran Flip-Flop JK Dengan Preset Dan Clear Aktif Rendah
MASUKAN KELUARAN
KEADAAN Tak Segerak Segerak Qt+1
preset clear J K Clk
set tak segerak 0 1 x x x 1
reset tak segerak 1 0 x x x 0
tak dibenarkan 0 0 x x x Q t+1(invalid)
hold 1 1 0 0 Qt
reset 1 1 0 1 0
set 1 1 1 0 1
toggle 1 1 1 1 Q t
29
Rajah 2.8: Simbol Logik Flip-Flop JK Dengan Masukan Tak
Segerak Aktif Rendah
J PR Q
CK
K CLR
R
NOTA
Jika masukan praset tinggi dan clear
rendah, keluaran Q=0
Apabila masukan praset rendah dan
clear tinggi, keluaran Q=1

Untuk memperkukuhkan lagi kefahaman anda mengenai flip-flop JK
dengan masukan praset dan clear aktif rendah. Kita akan
membincangkan contoh rajah masa dibawah dengan keadaan
gelombang masukan yang diberi.
Contoh 2.5
clk 1 2 3 4 5 6 7 8
Preset
Clear
J
K
Q
Jika anda perhatikan contoh 2.5, anda akan dapati bahawa keluaran awal flip-flop
adalah tinggi. Ini disebabkan masukan tak segerak praset diaktifkan iaitu menerima
logik 0 manakala masukan clear tidak aktif apabila ia menerima logik 1.
Mari kita mulakan dengan picuan jam yang pertama;
Kita boleh lihat yang masukan praset sekarang dalam keadaan rendah dan
masukan clear tinggi (masukan jam, J dan K tidak mempengaruhi keadaan flip-flop),
maka flip-flop sekarang berada dalam keadaan set.
Ketika picuan pinggir jam yang kedua, kedua-dua masukan praset dan clear adalah
tinggi maka keluaran flip-flop akan bergantung kepada keadaan masukan J dan K
atau kita boleh anggapkan bahawa sekarang flip-flop ini tiada masukan tak segerak
praset dan clear. Oleh kerana keadaan masukan J dan K adalah kedua-duanya
rendah, maka keadaan flip-flop tidak berubah, iaitu Q = ‘1’.
30

TAHNIAH !
ANDA BERJAYA JUGA MEMPELAJARI INPUT
UNTUK PELAJARAN INI. UNTUK MENGUJI TAHAP
KEFAHAMAN ANDA, CUBA AKTIVITI BERIKUT.
SELAMAT MENCUBA!

2.9 Lukiskan simbol dan litar untuk flip-flop JK.
2.10 Bagaimanakah cara sambungan yang perlu dilakukan supaya anda boleh
membina flip-flop JK jika diberi flip-flop SR berjam.
2.11 Lakarkan isyarat keluaran Q, daripada rajah masa yang diberikan seperti
berikut:-
2.12 Lakarkan simbol logik flip-flop JK serta labelkan dengan lengkap bagi
masukan J,K, praset, clear, jam dan keluaran Q dan Q .
2.13 Dengan menggunakan flip-flop JK cetusan pinggir positif dan masukan
praset dan clear aktif rendah, lakarkan isyarat keluaran Q, daripada rajah
masa yang diberikan pada rajah A2.12.
Clk
J
K
Clk
J
K
PR
CLR
Rajah A2.12
32
AKTIVITI 2C

2.10 Sama seperti jawapan 2.9
2.11 Soalan tidak menyatakan picuan pinggir positif atau negatif, jika
menggunakan picuan pinggir positif dan anggapkan Qawal = 0.
2.12 Rujuk halaman 25-26.
2.13
Clk
J
K
PR
CLR
Q PR R PR H(PR) R S CLR H S
Clk
J
K
Q s T R T T S
33
MAKLUM BALAS 2C

2.2.4 Flip-Flop D
Flip-flop D dikenali sebagai flip-flop ‘Delay’ atau flip-flop ‘Data’ kerana
keupayaannya menyimpan data dan memindahkan maklumat
tersebut selepas menerima denyutan jam. Ia biasanya digunakan
didalam pembinaan alat daftar. Flip-flop ini boleh dibina
menggunakan flip-flop SR dan JK jika diantara masukan S dan R
atau J dan K disambungkan dengan inverter. Ini ditunjukkan dalam
rajah 2.8(a) dan 2.8(b) dimana flip-flop D hanya mempunyai dua
masukan iaitu D dan jam.
Masihkah anda ingat operasi flip-flop SR Berjam. Apabila masukan S
tinggi dan R rendah, apakah keluaran flip-flop ? Sudah pasti flip-flop
dalam keadaan set, Q = 1. Begitu juga dengan masukan S rendah
dan R tinggi, keadaan keluaran adalah reset, Q = 0.
Sekarang kita mulakan dengan rajah 2.8(a). Jika masukan D tinggi,
maka masukan S tinggi dan R rendah dengan itu keluaran flip-flop
tinggi (SET). Begitu juga jika masukan D rendah, masukan S akan
rendah dan R tinggi dengan itu keluaran flip-flop rendah (RESET).
Untuk rajah 2.8(b) pula, jika masukan D tinggi, ini bermakna
masukan J tinggi dan K rendah dengan itu keluaran flip-flop tinggi
(SET). Begitu juga jika masukan D rendah, masukan J akan rendah
dan K tinggi dengan itu keluaran flip-flop rendah (RESET).
34
INPUTINPUT
Rajah 2.8 : Simbol Logik Bagi Flip-Flop D
(a)Menggunakan Flip-Flop SR (b) : Menggunakan Flip-Flop JK(c) Am
(a)
S Q
CK
R
R
D
E
J Q
CK
K
R
D
E
(b)
D Q
CK
(c)

Dari analisa di atas jadual kebenaran flip-flop D ditunjukkan dalam
jadual 2.8. Sebagai kesimpulan kita dapati keadaan keluaran adalah
sama seperti masukan.
Untuk memantapkan lagi kefahaman anda, kita akan sama-sama
membincang contoh rajah masa berikut.
Contoh 2.6 :
Lukiskan gelombang keluaran flip-flop D jika diberi masukan seperti di bawah.
Anggapkan Qawal = 1.
2.2.5 Flip-Flop T
Flip-flop T sering digunakan didalam rekabentuk litar pembilang. Jika
D maksudnya data, T pula untuk togol. Keadaan togol umpama
operasi get NOT, iaitu apabila masukan T tinggi keluaran selepas
(Qn+1) akan berlawanan dengan keadaan keluaran sebelum (Qn).
Jadual 2.8 : Jadual Kebenaran flip-flop D
Clk D Qt+1
0 0
1 1
Klok 1 2 3 4 5
D
Penyelesaian
Q
35

Flip-flop T boleh dibina menggunakan flip-flop JK jika masukan J
dan K dipintaskan. Ini ditunjukkan dalam rajah 2.9(a).
Mari kita melihat rajah 2.9(a). Jika masukan T tinggi, maka masukan
J dan K tinggi dengan itu keluaran flip-flop tinggi (SET) sekiranya
keluaran sebelum adalah rendah jika keluaran sebelum rendah
keluaran selepas ditogol ke tinggi. Jika masukan T rendah, masukan
J dan K rendah dengan itu keluaran flip-flop tidak berubah dari
keluaran sebelum. Keputusan ini dapat diringkaskan seperti dalam
jadual 2.9.
Bagi memperkukuhkan lagi kefahaman anda, mari kita akan
bincangkan contoh rajah masa berikut.
Contoh 2.7 :
Jadual 2.9 : Jadual kebenaran flip-flop T
Clk T
Qt+1
0 Qt (hold)
1 Q t (toggle)
36
Rajah 2.9 : Simbol logik flip-flop T: (a) Menggunakan Flip-Flop JK
(b) Picuan Klok Pinggir Negatif
J Q
CK
K
(a)
T Q
CK
R
(b)
T

Lakarkan gelombang keluaran flip-flop T jika diberi masukan seperti di bawah.
Anggapkan Qawal = 1.
Jika anda berpuas hati dan yakin dengan kefahaman anda, sila
lakukan aktiviti berikut. Sekiranya anda masih ragu-ragu, ulang
kembali input ini.
2.14 Lukiskan simbol flip-flop D dan flip-flop T.
2.15 Terangkan bagaimana flip-flop JK dapat diubahsuai menjadi flip-flop D dan
T.
2.16 Berdasarkan masukan klok dan D yang diberi oleh bentuk gelombang
dibawah, dapatkan keluaran Q dengan menganggap keadaan awal ialah
SET.
Klok 1 2 3 4 5
T
Penyelesaian
Q hold togol hold togol togol
37
AKTIVITI 2D

2.17 Lukiskan keluaran bagi flip-flop berikut berdasarkan masukan jam dan
masukan yang diberi dalam rajah dibawah.
a) Jika masukan dan masukan jam diberi kepada ff D berpicuan pinggir
positif.
b) Jika masukan dan masukan jam diberi kepada masukan T berpicuan
pinggir negatif.
klok
D
Jam
masukan
38

2.14 Rujuk pada halaman 27 dan 29
2.16 Jika anda memberi picuan pinggir negatif gelombang keluaran akan
menjadi;
2.16 Untuk penyelesaian di bawah, Qawal dianggapkan 1.
klok
D
Q
Jam
masukan
QD
QT
39
MAKLUM BALAS 2D

1 Takrifkan flip-flop dan berikan tiga kegunaannya.
2 Nyatakan perbezaan antara masukan tak segerak dan masukan segerak.
3 Binakan litar flip-flop SR daripada get NAND dan get NOR. Sertakan jadual
kebenaran bagi kedua-dua litar ini.
4 Lakarkan simbol dan litar untuk flip-flop SR berjam, JK, D dan T.
5 Tunjukkan perbezaan diantara picuan pinggir positif dan picuan pinggir negatif
dengan menggunakan rajah masa dari flip-flop SR berjam.
6. Lukiskan simbol logik flip-flop D menggunakan flip-flop SR dan flip-flop JK.
7. Berdasarkan masukan jam picuan pinggir negatif dan D yang diberi oleh bentuk
gelombang rajah S7, dapatkan keluaran Q dengan menganggap keadaan awal
ialah RESET.
Clk
J
K
Rajah S5
40
PENILAIAN KENDIRI
UNTUK MENGUKUR PRESTASI ANDA, ANDA MESTILAH
MENJAWAP SEMUA SOALAN PENILAIAN KENDIRI INI UNTUK
DINILAI OLEH PENSYARAH ANDA.

8. Lukiskan rajah masa flip-flop JK jam pinggiran positif dengan masukan tak
segerak preset dan clear aktif rendah.
clk 1 2 3 4 5 6 7 8
Preset
Clear
J
K
Q
9. Jika litar diberi masukan seperti rajah S9, lakarkan rajah masa bagi keluaran Q1
dan Q2. Keadaan asal Q1 adalah 1 dan Q2 = 0.
Clk
D
Q1
Q2
klok
D
Rajah S7
41
J Q1
K 1
D Q2
1
clk
Rajah S9

MAKLUM BALAS
MAKLUMBALAS UNTUK PENILAIAN
KENDIRI AKAN DIJELASKAN OLEH
PENSYARAH ANDA SELEPAS BELIAU
MENYEMAKNYA………!

Unit2_Elektronik

Recommended

Recommended

More Related Content

What's hot

What's hot (20)

Viewers also liked

Viewers also liked (20)

Unit2_Elektronik