Design and development of 8-bit ALU unit (Cadence program)

1. Projekat : Aritmetičko logička jedinica
Petar Milinković 045/2011
Jovan Vlajić 321/2008
Elektrotehnički fakultet, Univerzitet u Beogradu
Predmet : Uvod u projektovanje integrisanih kola 1
Profesor :
Dr Jelena Popović – Božović
Asistenti:
Mr Dragomir El Mezeni
Mr Vladimir Petrović

2. 2
Sadržaj
 Uvod
 Projektovanje osnovnih logičkih kola
(Invertor,NAND,NOR,AND,OR,XOR )
 Projektovanje Multipleksera 2u1, Multipleksera 4u1
 Projektovanje potpunog sabirača ( Full Adder )
 Projektovanje 1-bitne i 8-bitne aritmetičko logičke jedinice
 Zaključak
Predmet : Uvod u projektovanje integrisanih kola

3. 3Predmet : Uvod u projektovanje integrisanih kola
Uvod
 Cilj projekta – Realizacija 8-bitne ALU
jedinice po zadatim kriterijumima
 Kriterijumi :
 Jednako trajanje uzlazne i silazne ivice izlaznog
signala
Dimenzionisanje tranzistora u cilju dobijanja
smislenih kašnjenja
Optimizacija površine lejauta
Kompromis između površine ćelija i vremena
kašnjenja
Kompaktan dizajn finalnog lejauta
Slika 1. Šema 1-bitne ALU jedinice
Slika 2. Šema 8-bitne ALU jedinice

4. Projektovanje osnovnih logičkih kola
4Predmet : Uvod u projektovanje integrisanih kola
Tabela 1. Poređenje parametara logičkih kola
Max kašnjenje
[ps]
Max širina tranzistora
(width grid units)
Površina lejauta [µm2]
Invertor 34.08 NMOS1 PMOS1 2,16 [µm] x 5,22 [µm]
11.27 [µm2]10 32
NAND 41,84 NMOS1,2 PMOS1,2 3,96 [µm] x 6,80[µm]
25,66 [µm2]10 18
NOR 47,16 NMOS1,2 PMOS1,2 3,19 [µm] x 6,30 [µm]
20.09 [µm2]10 42
AND 87,68 NMOS1,2,3 PMOS1,2 PMOS3 4,73 [µm] x 5,40 [µm]
25.54 [µm2]10 18 32
OR 92,12 NMOS1,2 PMOS1,2 4,55 [µm] x 5,94 [µm]
27.03 [µm2]10 42
XOR 85,33 NMOS1,2 PMOS1 PMOS2 13,82 [µm] x 9,67 [µm]
133.64 [µm2]10 40 20
Slika 5.
NAND lejaut
Slika 3.
Invertor
lejaut
Slika 4.
NOR lejaut

5. 5Predmet : Uvod u projektovanje integrisanih kola
Projektovanje Multipleksera 2u1, Multipleksera 4u1
Slika 7. Šema Multipleksera 4u1
Tabela 2. Poređenje parametara MUX-a 2u1 i MUX-a 4u1
Slika 6. Multiplekser 2u1 lejaut
MUX 2u1 Mux 4u1
Max Kašnjenje [ps] 22.67 52.97
Max širina tranzistora
( lambda )
NMOS1 PMOS1 NMOS2 PMOS2
6 / 5 6 / 15 6 / 15 6 / 5
Površina lejauta [µm2]
6.03 [µm] x 6.03[µm]
36.36 [µm2]
13.77 [µm] x 11.34[µm]
156.15 [µm2]

6. 6Predmet : Uvod u projektovanje integrisanih kola
Projektovanje potpunog sabirača ( Full Adder )
Slika 9. Uprošćena šema potpunog sabirača
Slika 8. Lejaut potpunog sabirača
Pobuda Prelaz
Max
kašnjenje
[ps]
Površina lejauta
Cin=1,B=0
A=1→0
Cout: 1→0 248.50
16,56 [µm] x 10,305
[µm]
170,65 [µm2]
Tabela 3. Parametri potpunog sabirača

7. 1-bitna i 8-bitna Aritmetičko logička jedinica
7Predmet : Uvod u projektovanje integrisanih kola
Slika 10. Lejaut 1-bitna aritmetičko logičke jedinice
Slika 12. Lejaut 8-bitne aritmetičko logičke jedinice
1-bitna ALU jedinica 8-bitna ALU jedinica
Max kašnjenje
kola
0,386 [ns] 1,06 [ns]
Površina
lejauta
37.395 [µm] x 11.16[µm]
417.32 [µm2]
77,13 [µm] x 43,83 [µm]
3380,60 [µm2]
Slika 11. Šema 1-bitne ALU jedinice
Tabela 4. Parametri 1-bitne i 8-bitne ALU

8. 8Predmet : Uvod u projektovanje integrisanih kola
Zaključak
 Cilj projekta ?
Realizacija 8-bitne ALU jedinice po zadatim kriterijumima
 Zadovoljeni Kriterijumi ?
 Jednako trajanje uzlazne i silazne ivice izlaznog signala
 Dimenzionisanje tranzistora u cilju dobijanja smislenih kašnjenja
 Optimizacija površine lejauta
 Kompromis između površine ćelija i vremena kašnjenja
 Kompaktan dizajn finalnog lejauta
 Lak pristup ulaznim i izlaznim pinovima kola

9. HVALA NA PAŽNJI !
99Predmet : Uvod u projektovanje integrisanih kola