Документ описывает метод динамической верификации HDL-моделей цифровой аппаратуры с использованием динамического сопоставления трасс. Основное внимание уделяется разработке арбитров реакций и проверке корректности поведения с учетом временных ограничений и порядков реакций. Разработанный метод был реализован в инструменте C++TESK для улучшения диагностики и локализации ошибок в проектировании аппаратуры.