✅ Problema #1: (10%) Dado el siguiente código en VHDL, ¿cuál de las siguientes respuestas explica la relación entre señales de salida y entrada? ✅ Problema #2: (10%) Cuál de las siguientes afirmaciones NO es correcta: ✅ Problema #3: (20%) Dado el siguiente código en VHDL, ¿cuál de los siguientes mapas de karnaugh describe la relación entre señales de salida y entrada? ✅ Problema #4: (10%) Cuál de las siguientes afirmaciones referentes al package NO es correcta: ✅ Problema #5: (20%) Identificar cuál de los circuitos indicados en los literales, corresponde al código VHDL siguiente: ✅ Problema #6: (20%) Dado el siguiente código en VHDL, ¿cuál de los siguientes mapas de karnaugh NO describe la relación entre señales de salida y entrada? ✅ Problema #7: (10%) Cuál de las siguientes afirmaciones NO es correcta:

1. vasanza 1
FUNDAMENTOS DEL DISEÑO DIGITAL
LECCIÓN 1P (30/100)
Fecha: 2019/06/26 I termino 2019-2020
Nombre: _________________________________________________ Paralelo: __________
Problema #1: (10%)
Dado el siguiente código en VHDL, ¿cuál de las siguientes respuestas explica la relación entre señales de
salida y entrada?
a) 𝐿𝑎 𝑠𝑒ñ𝑎𝑙 𝑑𝑒 𝑠𝑎𝑙𝑖𝑑𝑎 𝑸 𝑡𝑖𝑒𝑛𝑒 𝑒𝑙 𝑣𝑎𝑙𝑜𝑟 𝑑𝑒 𝑨 + 𝑩 𝑠𝑖 𝑙𝑎 𝑠𝑒ñ𝑎𝑙 𝒔 𝑒𝑠 𝟏 𝑦 𝑑𝑒 𝑨 𝑠𝑖 𝒔 𝑒𝑠 𝟎.
b) 𝐿𝑎 𝑠𝑒ñ𝑎𝑙 𝑑𝑒 𝑠𝑎𝑙𝑖𝑑𝑎 𝑸 𝑡𝑖𝑒𝑛𝑒 𝑒𝑙 𝑣𝑎𝑙𝑜𝑟 𝑑𝑒 𝑨 𝑠𝑖 𝑙𝑎 𝑠𝑒ñ𝑎𝑙 𝒔 𝑒𝑠 𝟎 𝑦 𝑑𝑒 𝑨𝒙𝒐𝒓𝑩 𝑠𝑖 𝒔 𝑒𝑠 𝟏.
c) 𝐿𝑎 𝑠𝑒ñ𝑎𝑙 𝑑𝑒 𝑠𝑎𝑙𝑖𝑑𝑎 𝑸 𝑡𝑖𝑒𝑛𝑒 𝑒𝑙 𝑣𝑎𝑙𝑜𝑟 𝑑𝑒 𝑨 𝑠𝑖 𝑙𝑎 𝑠𝑒ñ𝑎𝑙 𝒔 𝑒𝑠 𝟏 𝑦 𝑑𝑒 𝑩 𝑠𝑖 𝒔 𝑒𝑠 𝟎.
d) 𝐿𝑎 𝑠𝑒ñ𝑎𝑙 𝑑𝑒 𝑠𝑎𝑙𝑖𝑑𝑎 𝑸 𝑡𝑖𝑒𝑛𝑒 𝑒𝑙 𝑣𝑎𝑙𝑜𝑟 𝑑𝑒 𝑨 𝑠𝑖 𝑙𝑎 𝑠𝑒ñ𝑎𝑙 𝒔 𝑒𝑠 𝟎 𝑦 𝑑𝑒 𝑩 𝑠𝑖 𝒔 𝑒𝑠 𝟏.
Problema #2: (10%)
Cuál de las siguientes afirmaciones NO es correcta:
a) Siempre se debe incluir las librerías: LIBRARY ieee; use ieee.std_logic_1164.all;
b) En la declaración de entidades, se definen las señales de entrada y salida de un circuito, con el
siguiente nivel de detalle: nombres, tamaño (de 0 a n bits), modo (entrada, salida, ...),
comportamiento de las señales (asignación de señales, condicionales y selección) y tipo (integer,
bit,...).
c) El modo BUFFER se utiliza en señales que además de salir de la entidad, pueden usarse como
señales realimentadas.
d) Si quiero usar el tipo de dato Std_logic_Vector en operaciones aritméticas sin signo y en
operaciones de Relación, debo incluir la librería: use ieee.std_logic_unsigned.all;
e) Si quiero usar el tipo de dato Std_logic_Vector en operaciones aritméticas con signo y en
operaciones de Relación, debo incluir la librería: use ieee.std_logic_signed.all;

2. vasanza 2
Problema #3: (20%)
Dado el siguiente código en VHDL, ¿cuál de los siguientes mapas de karnaugh describe la relación entre
señales de salida y entrada?
a)
Q:
𝐼0 𝐼1 𝑆1,𝑆0 00 01 11 10
00 0 0 𝐼2 𝐼3
01 1 1 𝐼2 𝐼3
11 0 0 𝐼2 𝐼3
10 1 1 𝐼2 𝐼3
b)
Q:
𝐼0 𝐼1 𝑆1,𝑆0 00 01 11 10
00 0 0 𝐼3 𝐼2
01 1 1 𝐼3 𝐼2
11 0 0 𝐼3 𝐼2
10 1 1 𝐼3 𝐼2
c)
Q:
𝐼0 𝐼1 𝑆1,𝑆0 00 01 11 10
00 0 0 𝐼3 𝐼2
01 1 0 𝐼3 𝐼2
11 0 1 𝐼3 𝐼2
10 1 1 𝐼3 𝐼2
d)
Q:
𝐼0 𝐼1 𝑆1,𝑆0 00 01 11 10
00 0 0 𝐼3 𝐼2
01 0 1 𝐼3 𝐼2
11 1 1 𝐼3 𝐼2
10 1 0 𝐼3 𝐼2
Problema #4: (10%)
Cuál de las siguientes afirmaciones referentes al package NO es correcta:
a) Para enlistar los componentes en el package usamos la palabra reservada COMPONENT y al final
END COMPONENT. En reemplazo al ENTITY y al END nombre_entity, respectivamente.
b) Para utilizar el package debemos incluir en las librerías: use work.nombre_package.all;
c) Si utilizo package también debo enlistar en la arquitectura los componentes mapeados.
d) El archivo nombre_package.vhdl deberá estar en la misma carpeta donde esté el archivo VHDL
que lo utilice.

3. vasanza 3
Problema #5: (20%)
Identificar cuál de los circuitos indicados en los literales, corresponde al código VHDL siguiente:
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_signed.all;
Entity hsuk is
Port(A,B,C: in std_logic;
S: out std_logic);
End husk;
architecture yppirk of hsuk is
-- declaración de señales
signal X: bit_vector(1 to 8);
-- declaración de componentes
component NAND
port (I1, I2: in bit;
O: out bit);
end component;
begin
--instanciación de componentes
U1: NAND port map (A, A, X(1));
U2: NAND port map (B, B, X(2));
U3: NAND port map (B, A, X(3));
U4: NAND port map (X(1), X(2), X(4));
U5: NAND port map (X(3), X(3), X(5));
U6: NAND port map (X(4), X(4), X(6));
U7: NAND port map (X(5), C, X(7));
U8: NAND port map (C, X(6), X(8));
U9: NAND port map (X(8), X(7), S);
end yppirk;
a)
b)
c)
d)

4. vasanza 4
Problema #6: (20%)
Dado el siguiente código en VHDL, ¿cuál de los siguientes mapas de karnaugh NO describe la relación
entre señales de salida y entrada?
a)
𝑆𝐸𝐺76−4:
𝐵𝐶𝐷1 𝐵𝐶𝐷0 𝐵𝐶𝐷3 𝐵𝐶𝐷2 00 01 11 10
00 000 100 111 000
01 100 010 111 000
11 000 000 111 111
10 001 010 111 111
b)
𝑆𝐸𝐺75−3:
𝐵𝐶𝐷1 𝐵𝐶𝐷0 𝐵𝐶𝐷3 𝐵𝐶𝐷2 00 01 11 10
00 000 001 111 000
01 001 100 111 000
11 000 001 111 111
10 010 100 111 111
c)
𝑆𝐸𝐺74−2:
𝐵𝐶𝐷1 𝐵𝐶𝐷0 𝐵𝐶𝐷3 𝐵𝐶𝐷2 00 01 11 10
00 000 011 111 000
01 011 001 111 001
11 001 011 111 111
10 100 000 111 111
d)
𝑆𝐸𝐺73−1:
𝐵𝐶𝐷1 𝐵𝐶𝐷0 𝐵𝐶𝐷3 𝐵𝐶𝐷2 00 01 11 10
00 000 001 111 000
01 111 101 111 010
11 011 000 111 111
10 001 111 111 111
Problema #7: (10%)
Cuál de las siguientes afirmaciones NO es correcta:
a) Asignación directa: Debo conocer la expresión booleana que define la señal de salida. Permite
asignar a las salidas solo dos valores booleanos 1 o 0.
b) Asignación Condicional: Es necesario conocer de forma descriptiva el comportamiento de las
señales de salida. Permite asignar una expresiones booleanas y valores como ‘-’ y ‘z’.
c) Asignación por selección: Necesitamos tener a la mano la tabla de verdad que define el
comportamiento de las señales de salida. Permite asignar múltiples valores a las señales de salida:
‘1’, ‘0’, ‘-’ y ‘z’.
d) Ninguna de las anteriores.