Патент на полезную модель Республики Беларусь

1. (19) BY (11) 10748
(13) U
(46) 2015.08.30
(51) МПК
ОПИСАНИЕ
ПОЛЕЗНОЙ
МОДЕЛИ К
ПАТЕНТУ
(12)
РЕСПУБЛИКА БЕЛАРУСЬ
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
G 06F 5/00 (2006.01)
(54) УСТРОЙСТВО ВЫЧИСЛЕНИЯ
ВЕКТОРНО-МАТРИЧНОГО ПРОИЗВЕДЕНИЯ
(21) Номер заявки: u 20150002
(22) 2015.01.05
(71) Заявитель: Учреждение образования
"Полоцкий государственный уни-
верситет" (BY)
(72) Авторы: Богуш Рихард Петрович;
Мальцев Сергей Васильевич; Чертков
Валерий Михайлович (BY)
(73) Патентообладатель: Учреждение обра-
зования "Полоцкий государственный
университет" (BY)
(57)
Устройство вычисления векторно-матричного произведения, содержащее входной по-
следовательно-параллельный регистр, запоминающее устройство промежуточных резуль-
татов, матричный коммутатор, блок формирования адреса, постоянное запоминающее
устройство, блок управления, отличающееся тем, что содержит блоки сравнений, блок
условий усечения, m-входовые суммирующие устройства, входы которых подключены к
выходам матричного коммутатора, управляющие входы матричного коммутатора соеди-
нены с выходами постоянного запоминающего устройства, информационные входы мат-
ричного коммутатора соединены с выходами последовательно-параллельного регистра,
BY10748U2015.08.30

2. BY 10748 U 2015.08.30
2
главный информационный вход которого является входом устройства, его дополнитель-
ные информационные входы подключены к выходам запоминающего устройства проме-
жуточных результатов, входы которого соединены с выходами блоков сравнения,
информационные входы блоков сравнений подключены к выходам суммирующих уст-
ройств, а управляющие входы блоков сравнения подключены к выходу блока условий
усечения, выходы блока управления соединены с управляющими входами запоминающе-
го устройства промежуточных результатов, последовательно-параллельного регистра,
блока условий усечения, блока формирования адреса и главным управляющим входом по-
стоянного запоминающего устройства, кроме этого, дополнительные управляющие входы
постоянного запоминающего устройства подключены к выходам блока формирования ад-
реса.
(56)
1. А.с. СССР 744555, МПК G 06F 7/38, 1980.
2. Патент Беларуси 6805, МПК G 06F 17/16, 2005.
Устройство относится к области вычислительной техники и может быть использовано
в приборах и системах цифровой обработки сигналов, в которых осуществляется беспоис-
ковая синхронизация или декодирование кодов методом максимального правдоподобия.
Известен вычислитель векторно-матричного произведения для матриц на основе
функций Уолша (для вычисления коэффициентов преобразования по Уолшу) [1], содер-
жащий log2N ступеней единичного преобразования, где N - число разрядов преобразуемой
последовательности, каждая из ступеней содержит регистр сдвига, вход и выход которого
соединены со входом сумматора-вычитателя, первый выход которого подсоединен к пер-
вым входам элементов И группы, выходы элементов И группы каждой ступени соединены
со входами регистра сдвига последующей ступени, и блок управления, выходы которого
соединены со вторыми входами элементов И групп всех ступеней единичного преобразо-
вания, а второй выход сумматора-вычитателя каждой ступени единичного преобразования
соединен с третьими входами элементов И группы. Недостатком данного устройства яв-
ляется следующее. Использование вычислителя векторно-матричного произведения для
матриц на основе функций Уолша (для вычисления коэффициентов преобразования по
Уолшу) возможно лишь для бинарных матриц с определенной внутренней структурой и
размерами, т.е. для матриц размером N×N, где N = 2n
, а строки матриц представляют со-
бой функции Уолша. Однако, данное устройство нельзя применить для сигнальных мат-
риц, которые построены не на основе функций Уолша.
Наиболее близким по технической сущности является устройство вычисления вектор-
но-матричного произведения [2], содержащее входной регистр, матричный коммутатор,
арифметические устройства, блок управления, запоминающее устройство промежуточных
результатов, постоянное запоминающее устройство, блок формирования адреса, в кото-
ром в качестве входного регистра используется последовательно-параллельный регистр,
дополнительные входы которого подключены к выходам запоминающего устройства
промежуточных результатов, а выходы подключены ко входам матричного коммутатора,
управляющие входы матричного коммутатора соединены с выходами постоянного запо-
минающего устройства, а его выходы через арифметические устройства соединены со
входами запоминающего устройства промежуточных результатов, выходы блока управле-
ния соединены с управляющими входами запоминающего устройства промежуточных ре-
зультатов, блока формирования адреса и главным управляющим входом постоянного
запоминающего устройства, кроме того, дополнительные управляющие входы постоянно-
го запоминающего устройства подключены к выходам блока формирования адреса.

3. BY 10748 U 2015.08.30
3
Недостатком данного устройства является следующее. Использование устройства для
вычисления векторно-матричного произведения для матриц с произвольной структурой и
размерами позволяет вычислять с помощью 2-х входовых арифметических устройств
суммы на i итерации для 2i
соседних столбцов. Все результаты вычислений i итерации за-
тем используются в качестве входных данных для итерации i + 1. Однако при беспоиско-
вой синхронизации сигналов или декодировании кодов методом максимального
правдоподобия решение о соответствии принятого кодового слова (вектора) cлову (стро-
ке) сигнальной (кодовой) матрицы принимается для максимального значения результи-
рующего вектора. Таким образом, сокращение вычислительных затрат возможно, если на i
итерации определять значения результатов, которые будут формировать максимальное
значение выходного вектора, и только их использовать на итерации i + 1. Решение данной
задачи требует оценки результатов, полученных на промежуточных итерациях вычислений.
Задачей полезной модели является сокращение числа операций сложения/вычитания
при вычислении векторно-матричного произведения и уменьшение за счет этого времен-
ных затрат при беспоисковой синхронизации бинарных сигналов и декодировании кодов
методом максимального правдоподобия.
Поставленная задача решается тем, что в устройство вычисления векторно-
матричного произведения, содержащее входной последовательно-параллельный регистр,
запоминающее устройство промежуточных результатов, матричный коммутатор, блок
формирования адреса, постоянное запоминающее устройство, блок управления, в отличие
от прототипа, введены блоки сравнений, блок условий усечения, m-входовые суммирующие
устройства, входы которых подключены к выходам матричного коммутатора, управляю-
щие входы матричного коммутатора соединены с выходами постоянного запоминающего
устройства, информационные входы матричного коммутатора соединены с выходами по-
следовательно-параллельного регистра, главный информационный вход которого является
входом устройства, его дополнительные информационные входы подключены к выходам
запоминающего устройства промежуточных результатов, входы которого соединены с
выходами блоков сравнения, информационные входы блоков сравнений подключены к
выходам суммирующих устройств, а управляющие входы блоков сравнения подключены
к выходу блока условий усечения, выходы блока управления соединены с управляющими
входами запоминающего устройства промежуточных результатов, последовательно-
параллельного регистра, блока условий усечения, блока формирования адреса и главным
управляющим входом постоянного запоминающего устройства, кроме этого, дополни-
тельные управляющие входы постоянного запоминающего устройства подключены к вы-
ходам блока формирования адреса.
Сокращение вычислительных затрат достигается за счет того, что на i итерации опре-
деляются значения результатов, которые формируют максимальное значение выходного
вектора, и только эти результаты используются для вычислений на итерации i + 1. Таким
образом, если полученное значение на i итерации больше пороговой величины, значит оно
используется в вычислениях на итерации i + 1. Общее число итераций в общем случае ог-
раничено величиной [JogmN] для матриц размером М × N, количество входов сумматора
m ≥ 4 и определяется типом входного сигнала.
На фигуре представлена блок-схема устройства вычисления векторно-матричного
произведения. Устройство вычисления векторно-матричного произведения содержит
входной последовательно-параллельный регистр (ППР) 1, главный информационный вход
которого является входом устройства, а дополнительные информационные входы подключе-
ны к выходам запоминающего устройства промежуточных результатов (ЗУ) 2. Выходы
регистра ППР 1 подключены ко входам матричного коммутатора (МК) 3. Управляющие
входы матричного коммутатора 3 соединены с выходами постоянного запоминающего
устройства (ПЗУ) 4. Выходы матричного коммутатора 3 через m-входовые суммирующие
устройства (СУ1, СУ2, …, СУt) 51, 52, …,5t соединены с информационными входами

4. BY 10748 U 2015.08.30
4
блоков сравнения (БС1, БС2, …, БСt) 61, 62, …,6t. Необходимое количество суммирующих
устройств t определяется как t = N/m, необходимое количество блоков сравнения t опре-
деляется аналогично. Управляющие входы (БС1, БС2, …, БСt) 61, 62, …, 6t, подключены к
выходам блока условий усечения (БУУ) 7. Выходы (БС1, БС2, …, БСt) 61, 62, …,6t подклю-
чены ко входам ЗУ 2. Выходы блока управления (БУ) 8 соединены с управляющими вхо-
дами ЗУ 2, блока формирования адреса (БФА) 9, главным управляющим входом ПЗУ 4 и
управляющими входами ППР 1. Дополнительные управляющие входы ПЗУ 4 подключены
к выходам БФА 9.
Устройство работает следующим образом. В последовательно-параллельный регистр
(ППР) 1 поступает вектор-сигнал длиной N. Элементы вектор-сигнала через матричный
коммутатор (МК) 3, который подключается к соответствующим входам суммирующих
устройств (СУ1, СУ2, …, СУt) 51, 52, …,5t, все элементы, которые необходимо сложить и
вычесть на данной итерации, поступают поэлементно на суммирующие устройства (СУ1,
СУ2, …, СУt) 51, 52, …,5t. Матричный коммутатор (МК) 3 управляется соответствующей
матрицей-сомножителем, которая зашита в ПЗУ 4, на первой итерации (МК) 3 управляет-
ся первой матрицей. Результаты вычислений сравниваются с пороговыми значениями в
блоках сравнения (БС1, БС2, …, БСt) 61, 62, …, 6t. Пороговые значения формируются в
блоке условий усечения (БУУ) 7, который управляется блоком управления (БУ) 8. Если
результат вычисления больше порогового значения, он передается без изменения на вы-
ход блока сравнения и записывается в запоминающее устройство промежуточных резуль-
татов (ЗУ) 2. Если результат вычисления меньше порогового значения, то на выходе блока
сравнения значение равно нулю и результат не записывается в запоминающее устройство
промежуточных результатов (ЗУ) 2. На втором этапе вычислений данные из запоминаю-
щего устройства промежуточных результатов (ЗУ) 2 через последовательно-параллельный
регистр (ППР) 1 подаются на матричный коммутатор (МК) 3, который управляется второй
матрицей сомножителем, считанной из ПЗУ 4. Блок управления (БУ) 8 осуществляет подбор
итераций и управляет направлением загрузки данных в последовательно-параллельный
регистр (ППР) 1. Блок формирования адреса (БФА) 9 управляется блоком управления
(БУ) 8 и формирует адреса сигнальных матриц, зашитых в ПЗУ 4, в соответствии с теку-
щей информацией. Процесс вычислений в общем случае завершается через [JogmN].
Таким образом, заявляемое устройство обеспечивает сокращение необходимого числа
операций сложения/вычитания при вычислении векторно-матричного произведения и
уменьшение за счет этого временных затрат при беспоисковой синхронизации бинарных
сигналов и декодировании кодов методом максимального правдоподобия.
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.