7. SmartCoreシステム:
高機能ルータ支援によるDMR実行機構
n 高機能ルータ: Normal Communication (VC0)
(1) パケットのコピー Merge Communication (VC1)
(2) 待ち合わせ Copy Communication (VC2)
(3) 比較 Master A
の機能を持つルータ PE PE PE
R R R
n 2つのPEが同一スレッドを実行 Slave A
ルータでパケットの出力系列を PE PE PE
比較し誤りを検出
R R R
l マスターノード:
Master B Slave B
本来スレッドを実行するノード
PE PE PE
l スレーブノード:
DMR用に割り当てられたノード
R R R
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8. (1)スレーブノードへのパケットのコピー
n マスターノードへのパケットをスレーブノードへコピー
l マスターとスレーブは同一の論理IDを共有
l すべてのパケットはまずマスターノードへ届く
l ペアで同一のパケット列を受信することにより
同一の処理を継続する
Master Slave
PE PE
P P
R R
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9. パケットの(2)待ち合わせと(3)比較
n スレーブノードが出力するパケットはマスターノードへ
フォワード
n マスターノード側で2つのパケット列を待ち合わせし,
先頭フリットから順次比較
l 内容に差異がある場合には,エラーとして通知し,適切に処理
Master P Slave
PE PE P
R R
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10. DMR実行を支援する高機能ルータ
Node Type Pair ID Arbiter
N N
E E
S S
XBAR
W W
(c) Comparator CMP
(b) ID Translator
ID
C Trans C
(a) Copy Buffer
ID
Trans (b) ID Translator
2012-03-27 ARC研@長崎 Shinya Takamaeda-Y. Tokyo Tech 10
11. DMR実行を支援する高機能ルータ
Node Type Pair ID Arbiter
N N
E E
S S
XBAR
W W
(c) Comparator CMP
(b) ID Translator
ID
C Trans C
(a) Copy Buffer
ID
Trans (b) ID Translator
2012-03-27 ARC研@長崎 Shinya Takamaeda-Y. Tokyo Tech 11
12. ベースアーキテクチャ: M-Core [6]
n 2Dメッシュネットワークを持つタイルアーキテクチャ
l キャッシュなし・各ノードがスクラッチパッドを持つ
l プログラミング: DMAベース (コア間・メモリ)
Local
Memory
Core
DMAC
R
Node
DRAM Controller DRAM Controller
[6] 植原ら,メニーコアプロセッサの研究・教育を支援する実用的な基盤環境, IEICE Trans.D (2010)
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13. メニーコア上でのタスク配置
n タスクの置き方で性能は異なる: 数%∼十数%
l 通信の衝突量・レイテンシが変化するため
n RMAP: 2Dメッシュ向けタスク配置手法[3]
l 通信衝突を削減することで性能向上
l 各タスクを互い違いに・Nルーク問題の解の重ね合わせに配置
A A A A B B B B A B C D A B C D
A A A A B B B B B C D A B C D A
A A A A B B B B C D A B C D A B
A A A A B B B B D A B C D A B C
C C C C D D D D A B C D A B C D
C C C C D D D D B C D A B C D A
C C C C D D D D C D A B C D A B
C C C C D D D D D A B C D A B C
Normal Allocation (4 Apps) RMAP X4 (4 Apps)
[3]佐野ら:メニーコアプロセッサのための通信衝突に着目したタスク配置手法, IPSJ-ACS Vol.4 No.4 (2011)
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