Gordon Moore postulierte, dass die Komplexität der Komponentenkosten sich um einen Faktor 2 pro Jahr erhöht hatte.Er gab seiner Überzeugung Ausdruck, dass diese Steigerungsrate noch sicher 10 Jahre so weiter gehen würde und künftig ganze komplexe Schaltungen auf einem einzigen Wafer möglich wären…

1. “Moore’s Law” ist nun 50 Jahre alt – der Chip auf dem Titelbild auch schon über
15 Jahre. Sollen wir uns an einer Hochschule mit einer Technik beschäftigen, die
so alt ist? Dieses Referat will aufzeigen, wie aktuell die Mikroelektronik auch
heute – 50 Jahre nach der Formulierung von “Moore’s Law” immer noch ist!
Referent ist Prof. Karl Schenk, Leiter des Instituts für Mikroelektronik der
Fachhochschule Nordwestschweiz.
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2. Ich werde kurz “Moore’s Law” vorstellen, dann zeigen wo wir heute stehen und
was heute die Herausforderungen der Mikroelektronik sind. Ein Blick auf das IME
schliesst meine Präsentation ab.
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3. Was ist “Moore’s Law” eigentlich?
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4. “Moore’s Law” wurde von Gordon Moore, u.a. dem Mitbegründer von Intel, In der
Fachzeitschrift «Electronics» am 19. April 1965 formuliert. Moore’s Law ist kein
Gesetz, sondern eine Schlussfolgerung aus einer Beobachtung. Gordon Moore
postulierte, dass die Komplexität der Komponentenkosten sich um einen Faktor 2
pro Jahr erhöht hatte. Er gab seiner Überzeugung Ausdruck, dass diese
Steigerungsrate noch sicher 10 Jahre so weiter gehen würde und künftig ganze
komplexe Schaltungen auf einem einzigen Wafer möglich wären…
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5. Die Grafik zeigt, aufgrund welcher Daten Gordon Moore seine Schlussfolgerung
zog: 1959 wurde erstmals ein «Chip», d.h. ein Element aus mehr als einem
einzigen Transistor auf dem selben Substrat produziert. 1965 konnten Chips mit
ca. 100 Transistoren hergestellt werden. Diese Kurve ergab extrapoliert bis 1075
ca. 65’000 erwartete Transistoren auf einem Chip…
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6. Wo stehen wir heute: Die Halbleiter-Industrie erstellt alle zwei Jahre eine
«Technologie-Roadmap». Dabei wird der Status aufgenommen. Die
Herausforderungen in den verschiedenen Teildisziplinen werden analysiert, die
Lösungsansätze diskutiert und die Entwicklung auf die nächsten 10-20 Jahre
projiziert.
In der Vergangenheit war die ITRS jeweils ziemlich genau. Erstaunlich ist vor
allem, wie auch heute noch eine Entwicklung mit annähernd den gleichen
Steigerungsraten wie vor 50 Jahren gerechnet wird…
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7. Diese Grafik zeigt die Entwicklung der Mikroprozessorchips seit dem ersten µP
(Intel 4004) im Jahre 1971 bis heute. Aufgetragen sind die wichtigsten µPs mit
ihrer Anzahl Transistoren. Dabei zeigt sich, dass in den 44 Jahren von 1971 bis
2015 eine Steigerung der Komplexität um einen Faktor 222 stattgefunden hat,
also eine Verdoppelung alle zwei Jahre.
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8. Eine Grafik aus «Nature» verknüpft die Anzahl Transistoren (blau) mit der Gate
Länge, also der wichtigsten Technologie-Definition zur Strukturgrösse (rot). Zu
erkennen ist, dass die Strukturgrösse bis ins Jahr 2025 weiter von heute 10 nm
bis 7.4 nm sinken wird.
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9. Die rasante Entwicklung gilt nicht nur für Prozessoren, sondern in ähnlichem
Masse auch für Speicherchips der verschiedenen Technologien: Auch hier ist in
der Grafik aus der ISSCC eine stete Erhöhung der Komplexität (der Anzahl
Speicherzellen pro Chip) zu erkennen – je nach Reife der Technologie mehr oder
weniger schnell.
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10. Wie erreicht man auch heute noch diese Verdoppelung der Komplexität?
Einerseits werden Verfahren eingesetzt, welch emit «Strained Silicon» die
Gitterstruktur des Siliziums verändern, damit die Elektronen mobiler werden. Mit
high- κ Materialien, also Materialien mit höherer Dielektrizitätszahl als
Siliziumoxid, kann die Dicke des Gateoxids erhöht werden, was die Kapazität
erhöht und den Leckstrom senkt.
Materialien aus der sogenannten III-V-Gruppe wie Galliumarsenid,
Indiumphosphid etc. erhöhen ebenfalls die Geschwindigkeit der Bauteile.
Ausserdem werden neuartige Prinzipien wie Tunneling und Elektromagnetischer
Spin eingesetzt. Allerdings ist vorauszusehen, dass die horizontale Skalierung
von CMOS bald grundsätzliche Grenzen erreichen wird, weil die Grössenordnung
des Gitterabstands von Silizium erreicht wird.
Deshalb wird nach 50 Jahren der Weg in die dritte Dimension gesucht.
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11. Was sind nun die Herausforderungen?
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12. Als Zyklus bezeichnet die ITRS die Zeit für die Verdoppelung der Komplexität. Da
die Technologien bisher in 2D ausgeführt wurden, bedeutet «Verdoppelung der
Kapazität» immer eine Division der Strukturgrössen um die Wurzel von 2.
Prozessoren und ASICs folgten bisher einem Zyklus von 2 Jahren. Dieser wird
sich ab etwa 2017 auf 3 Jahre verlangsamen. Dynamische Speicher (DRAMs)
folgten bisher einem 3-Jahre-Zyklus und werden auf einen 4 Jahres Zyklus
zurückfallen. Damit werden die Prozessortechnologien jene der Speicher
einholen.
Mit der zunehmenden Verkleinerung der Strukturbreiten auf unter 10 nm nähern
sich diese immer mehr der Grösse des Silizium-Gitters: Hier beträgt der
Gitterabstand im Silizium-Kristall ca. 543 pm, somit sind bei einer Strukturgrösse
von 10 nm gerade noch etwa Kristalllagen vorhanden, bei einem FinFET (siehe
später) von 8 nm sogar nur 15 Kristallebenen. Es ist klar, dass dabei eine Grenze
erreicht wird und eine weitere Erhöhung der Dichte nur durch den Schritt in die
dritte Dimension erreichbar ist.
Es gibt Leute, welche das als «Moore’s Law 2.0» (oder sogar schon 3.0)
bezeichnen…
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13. Die dritte Dimension kann auf verschiedenen Wegen gesucht werden.
Ein Weg ist, die Transistoren in die dritte Dimension wachsen zu lassen. Das
bedeutet, dass das Gate, das beim planaren MOS Transistor in der Ebene liegt,
neu aufgestellt wird. Es sieht dann aus wie eine Flosse (Fin) und wird von der
Gate-Elektrode umfasst. Dadurch werden die Wege sehr viel kürzer, die
Geschwindigkeit erhöht und auch die mögliche Dichte erhöht, weil nun auch
mehrere Gates pro Transistor möglich werden.
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14. Die dritte Dimension wird aber auch erreicht, indem Chips aufeinander gestapelt
werden. Das wird schon seit einigen Jahren gemacht, dann aber, indem die
einzelnen Chips gegenüber dem Gehäuse und untereinander gebondet werden.
Heute werden die Chips hingegen durch den Wafer bzw. den Chip hindurch
miteinander verbunden, mit sogenannten «Through Silicon Via». Forschungen,
an denen auch ein Mitarbiter des IME beteiligt war, sind nun z.B. am IMEC im
Bereich des Test dieser TSV im Gang.
Stacking von Chips erlaubt nicht nur eine Erhöhung der Dichte, sondern auch die
Kombination von Chips in unterschiedlichen, auf die jeweiligen Anwendungen
optimierten Technologien, wie Prozessoren, Speicher, Analog-Funktionen und
Mikromechanik und deren schnelle Verbindung mit sehr vielen
Verbindungsstellen.
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15. Neue Technologien wie «Spin-Wave-Materialien» erlauben nochmals eine
Erhöhung der Komplexität. Dabei werden elektromagnetische Spinwellen
erzeugt, gesteuert und übertragen.
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16. Eine grosse Herausforderung bleibt der Energieverbrauch, und dabei auch das
Problem, wie die entstandene Wärme abgeführt werden kann. Gegen Ende des
letzten Jahrhunderts näherte sich die Energiedichte in den komplexesten
Prozessoren jener der Herdplatte, und befürchtet wurde bereits, dass diese
Energiedichte weiter ansteigen würde. Der Übergang zu neuen Technologien hat
aber dann zu einer Reduktion der Leckströme und des dynamischen
Energieverbauchs geführt, so dass die Leistungsdichte nun konstant geblieben
ist.
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17. Generell ist die «Energie-Effizienz» gestiegen. Da moderne Rechner nicht immer
entweder gar nicht oder auf «Volllast» laufen, wird die Anzahl der Berechnungen
über ein Jahr mit dem Energieverbrauch während des Jahres mit allen Standby-,
Sleep- und Low-Power-Modi bewertet.
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18. Bei den Standard-ICs wird auch heute noch Alumium für die Verdrahtung (Metal-
Layer) verwendet. Für High-Performance-Chips kommt seit vielen Jahren das
aufwändigere Kupfer zum Einsatz, das eine bessere Leitfähigkeit aufweist.
Bessere Materialien sind nicht in unmittelbarer Sicht, hingegen werden
Forschungsarbeiten mit Graphen, also einlagige Kohlenstoffschichten.
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19. Eine weitere Herausforderung besteht ebenfalls schon seit vielen Jahren: Heute
wird immer noch UV-Licht mit 193 nm Wellenlänge zur Belichtung der
Chipstrukturen in der Produktion verwendet. Bei Strukturgrössen von 20 nm und
darunter ist die Wellenlänge somit ein Vielfaches der Struktur – somit muss die
Maske die optischen Streueffekte nachbilden. Extended UV mit 13 nm ist zwar
seit Langem bekannt, aber zu teuer, zuwenig lichtstark und noch nicht im breiten
Einsatz. Am PSI wird die SLS verwendet, um für Forschungszwecke EUV-
Lithographie zu machen – ein sehr aufwändiges Verfahren…
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20. Schliesslich steigen mit der wachsenden Komplexität der ICs auch die
Anforderungen an den Design: Die Kosten wachsen nicht linear mit der
Komplexität, sondern exponentiell. Da auch die NRE-Kosten («Non-recurring
Engineering», Masken-Kosten etc.) exponentiell mit der Technologieentwicklung
ansteigen, werden FPGAs auch für komplexe integrierte Funktionen bei höheren
Stückzahlen wirtschaftlich, da die Programmierbarkeit nicht nur NRE-Kosten
spart, sondern auch das Designrisiko senkt. Vor Jahren wurde deshalb erwartet,
dass der ASIC-Markt für digitale ASICs massiv zurückgehen würde zugunsten
der FPGAs. Heute stellt man allerdings fest, dass sowohl der ASIC- als auch der
FPGA-Markt mehr oder weniger stabil sind. Trotzdem sind gerade im Schweizer
Markt die FPGAs absolut dominant – es gibt nur sehr wenige grosse Digital-
ASIC-Projekte.
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21. Und wo steht bei alledem das Institut für Mikroelektronik (IME) der FHNW?
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22. Im Bereich der rein digitalen ASICs sieht das IME praktisch nur FPGA-Projekte:
Diese können ihre Stärken bei schneller Signalverarbeitung mit hohen
Datenmengen, z.B. Echtzeit-Bildverarbeitung, ausspielen. Dabei bearbeitet das
IME grosse aufwändige Projekte wie den Echtzeit-Spektrumanalyse für die
Radiostronomie oder eine Bildverarbeitung für industrielle Drucksysteme und
wirkt damit an der Spitze der Technologie mit.
Während rein digitale «masken-produzierte» ASICs in der Schweiz nur eine
geringe Bedeutung haben, finden gemischt analog/digitale ASICs gerade in der
Medizintechnik oder in der Industriellen Mess- und Sensortechnik sehr viele
bestens geeignete Anwendungen. Aufgrund der Anforderungen und der in der
regel eher bescheidenen Stückzahlen genügen Technologien bis etwa 130 nm,
dafür kommen für die üblichen Anforderungen wie Low-Power und sehr
schwache Sensorsignale Schaltungstechniken wie Switched-Capacitor und
Wandlersystem als Sigma-Delta-Systeme zum Einsatz. Das IME beherrscht dazu
die Entwicklungs- und Simulationsmethodik und bearbeitet mehrere spannende
Industrieprojekte.
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