Problema #1 (20%) Cuál de las siguientes declaraciones concurrentes corresponde a la asignación de señales: Problema #2 (20%) Seleccionar las declaraciones concurrentes que corresponden al comportamiento de la señal S en función de las variables A, B y C, como se detalla en el M.K. siguiente: Problema #3 (20%) Seleccionar las declaraciones concurrentes que corresponden a la ecuación booleana siguiente: Problema #4 (20%) Implementar con compuertas NAND de 2 entradas: Problema #5 (20%) Identificar cuál de los circuitos indicados en los literales, corresponde al código VHDL siguiente:

1. vasanza
SISTEMAS DIGITALES 1
LECCIÓN 1P
Fecha: 2020/07/22 PAO1 2020-2021
Nombre: _________________________________________________ Paralelo: __________
Problema #1 (20%)
Cuál de las siguientes declaraciones concurrentes corresponde a la asignación de señales:
a) WITH s SELECT
f <= w0 WHEN '0',
w1 WHEN OTHERS;
b) Q<='0' WHEN (C=”0010”) ELSE '-';
c) Q<=(not(A) xnor B) WHEN S='1' ELSE (not(A) xor B);
d) S<=(not(A) xnor B) nand (C or not(D));
e) M<=A*B WHEN AC='1' ELSE “zzzz”;
Problema #2 (20%)
Seleccionar las declaraciones concurrentes que corresponden al comportamiento de la señal S en función
de las variables A, B y C, como se detalla en el M.K. siguiente:
S: C A, B 00 01 11 10
0 0 1 0 1
1 ɸ ɸ ɸ ɸ
a) WITH A&B&C SELECT
S <= ‘ɸ’ WHEN “001” | “011” | “111” | “101”,
‘1’ WHEN “000” | “110”,
‘0’ WHEN OTHERS;
b) S<=not(A xnor B) WHEN C=’0’ ELSE ‘-’;
c) S<=(A xor B) WHEN C='1' ELSE '-';
d) S<=(A xor B) and (C);
e) S<= '-' WHEN C='1' ELSE (A xor B);
Problema #3 (20%)
Seleccionar las declaraciones concurrentes que corresponden a la ecuación booleana siguiente:
𝒔 = (𝒙ʘ𝒚)𝒛
a) WITH x&y&z SELECT
S <= ‘1’ WHEN “001” | “111”,
‘0’ WHEN OTHERS ;
b) S<=not(z) WHEN (x=y) ELSE z;
c) S<=(x XNOR y) WHEN z='1' ELSE '0';
d) S<=(x XNOR y) OR z;
e) S<=(x XNOR y) NAND z;

2. vasanza
Problema #4 (20%)
Implementar con compuertas NAND de 2 entradas:
(𝑨̅⨁𝑩)C
a)
b)
c)

3. vasanza
d)
Problema #5 (20%)
Identificar cuál de los circuitos indicados en los literales, corresponde al código VHDL siguiente:
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_signed.all;
Entity hsuk is
Port(A,B,C: in std_logic;
S: out std_logic);
End husk;
architecture yppirk of hsuk is
-- declaración de señales
signal X: bit_vector(1 to 8);
-- declaración de componentes
component NAND
port (I1, I2: in bit;
O: out bit);
end component;
begin
--instanciación de componentes
U1: NAND port map (A, A, X(1));
U2: NAND port map (B, B, X(2));
U3: NAND port map (B, A, X(3));
U4: NAND port map (X(1), X(2), X(4));
U5: NAND port map (X(3), X(3), X(5));
U6: NAND port map (X(4), X(4), X(6));
U7: NAND port map (X(5), C, X(7));
U8: NAND port map (C, X(6), X(8));
U9: NAND port map (X(8), X(7), S);
end yppirk;
a)

4. vasanza
b)
c)
d)