Este documento presenta las instrucciones para un examen parcial de un curso de Sistemas Digitales. Detalla los criterios de calificación, incluyendo el requisito de presentar desarrollos a mano claros y correctos. Incluye dos problemas de circuitos lógicos, el primero con una entrada de un bit y salida de un bit, y el segundo con entradas de dos bits y salida de dos bits. Se pide simplificar las expresiones booleanas usando mapas de Karnaugh y describir el funcionamiento del segundo circuito.

1. vasanza
SISTEMAS DIGITALES 1
EXAMEN 1P
Fecha: 2021/04/01 PAE 2021-2022
Nombre: _________________________________________ Paralelo: __________
Criterios con los que se calificará este examen:
• Las preguntas de desarrollo solo obtendrán la máxima calificación si su respuesta presenta un
desarrollo a mano, claro, correcto, con sus respectivos nombres en cada hoja y haciendo uso de los
criterios vistos en clase002E
• La pregunta cuya opción múltiple esté correctamente seleccionada y además se presente el
respectivo desarrollo para llegar a la respuesta correcta (utilizando los conceptos vistos en clase),
será la pregunta que obtendrá la máxima calificación.
• Si la pregunta tiene seleccionada correctamente la opción múltiple y NO presenta el desarrollo o
con un desarrollo INCORRECTO, tendrá una calificación de CERO.
• EL estudiante deberá subir el desarrollo de la evaluación como carga de archivo. Solo en caso de
presentar problemas al momento de cargar su desarrollo, se permitirá enviarlo por email
(vasanza@espol.edu.ec) y será considerado en la calificación si y solo si es enviado durante el
tiempo que dura la evaluación.
Recomendación:
• Además, se sugiere enviar el desarrollo de la evaluación via correo electrónico, como respaldo
(Durante el tiempo que dure la evaluación).
Problema #1 (x%). El siguiente es un Sistema Digital que tiene las señales ‘A’,’ B’, ‘C’ y ‘D’ como
entradas de un bit; por otro lado, la señal ‘Y’ es una salida de un bit tal como se muestra en la siguiente
imagen:
El comportamiento de la señal de salida ‘Y’ en función de las señales de entrada, es descrito con el siguiente
código VHDL:

2. vasanza
Código GitHub:
https://github.com/vasanza/MSI-VHDL/blob/2021PAO1/ExamenParcial/ExamSD1_1.vhd
Realizar los siguientes desarrollos:
a) Usando mapas de karnaught y agrupamiento de minterms (SOP), simplificar la expresión booleana
hasta obtener su minima expresión (x/2 %).
b) Utilizando puertas lógicas, graficar el circuito que represente a la ecuación simplificada en el literal
anterior (x/2 %).
Resolución:
a)
b)

3. vasanza
Problema #2 (x%). El siguiente es un Sistema Digital que tiene las señales ‘A’ y ‘B’ como entradas de
dos bits; por otro lado, la señal ‘Y’ es una salida de dos bits tal como se muestra en la siguiente imagen:
El comportamiento de la señal de salida ‘Y’ en función de las señales de entrada, es descrito con el siguiente
código VHDL:
Código GitHub:
https://github.com/vasanza/MSI-VHDL/blob/2021PAO1/ExamenParcial/ExamSD1_2.vhd
Realizar los siguientes desarrollos:
a) Usando mapas de karnaught y agrupamiento de minterms (SOP), simplificar la expresión booleana
hasta obtener su minima expresión de Y(1) = f(A(1),A(0),B(1),B(0)) y Y(0) =
f(A(1),A(0),B(1),B(0)) (x/2 %).
b) Indicar con sus propias palabras el funcioamiento que realiza el sistemas digital propuesto (x/2 %).

4. vasanza
Resolución:
a)
b)
Es una puerta XOR de dos entradas de dos bits y una salida de dos bits.